用于载波跟踪的数字三阶锁相环

本文提出了一种用来测量弹星多卜勒频率的数字三阶载波跟踪环,f_d可直接从环路数控振荡器DCO中提取,环路由计算机进行频率预置、引导,并具有判错锁,防错锁功能。实验证明环路性能良好,工作可靠。     

基于数字锁相环的步进频率脉冲信号实现

本文介绍了一种基于数字锁相环的雷达步进频信号实现方法,并给出实现方案和研制结果。     

一种具有相位噪声跟踪补偿的全数字锁相环频率合成器

为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。     

基于ADF4106的锁相环设计

信号源作为一种通用测试仪器,是研制、检测与维护众多电子产品的必备工具,而频率合成是信号源的核心组成部分,对信号源整机的功能和指标起着决定性作用,锁相环频率合成可以产生高质量的频率,本设计利用锁相环基本原理,设计出了高性能的频率合成电路.本文详细介绍了某信号源二本振频率3.6GHz的锁相环设计,给出了系统原理图以及关键电...     

基于CD4046锁相环200KHZ的高频感应加热电源频率跟踪的研究

针对高频感应加热电源负载参数随时间变化引起固有谐振频率变化,从而导致逆变器偏离最佳工作点,效率降低的现象,提出并实现了一种以集成高速锁相环CD4046为核心,在一台50kW的基于DSP的高频感应加热电源实验样机的基础上,对电源的输出频率进行实时控制,实现逆变器工作频率对负载谐振频率的同步跟踪,并对相关参数和外围电路进行...     

一种多倍频选择的高倍频锁相环频率合成器

文章描述了一个基准频率为32 768 Hz的锁相环频率合成器的设计.该频率合成器有1250、1 500、2 000、2 500、3 000等5个倍频选择.电路设计基于1st Silicon 2.5 V 0.25 μm CMOS工艺.Cadence Artist Analog仿真显示,该电路可以实现快速锁定,且具有较小的相位抖动.文章研究和总结了频率合成器系统参数的设计理论,对其各个子电路进行了结构优化,并且按MPW流片要求,进行了版图的布局设计.     

用Q3236实现的微波数字锁相环

本文根据现今一部分设备中普遍存在的高次倍频链调试困难，生产一致性差的缺点，提出了一种用微波数字锁相环取而代之的技术方案，并将之用于一地面测试设备的改进设计中，对环路进行了分析及说明，详细论证了试验结果。     

基于锁相环的载波跟踪改进技术

载波跟踪作为现代通信技术的一个重要组成部分,主要用于通信接收端的载波恢复,由于信号传输过程中各种因素的影响,接收端必须采用载波跟踪技术来消除频偏的影响,文中针对常见的锁相环技术,提出了一种基于限幅的鉴相方法,将其应用于QPSK判决反馈环路中,仿真结果表明,该方法减轻了环路输出频率和相位的抖动,有效提高了载波的跟踪精度。     

脉冲调制雷达信号载波频率的存储方法研究

基于锁相环有良好的窄带载波跟踪特性和良好的调制跟踪特性 ,提出一种新的存储窄脉冲调制信号载频的方法并且用SystemView仿真实现。     

基于小波的改进GPS弱信号跟踪方法

针对GPS信号在室内、隧道、森林等复杂环境下,信号强度大幅衰减,以及形成多径等不利影响,提出了一种改进的GPS信号跟踪方法.该方法以传统GPS接收机跟踪环路为基础,在载波跟踪环节对Costas环进行改造,使用小波分析方法来降低鉴别器的输出噪声,以尽可能减少跟踪环路中诸多时变噪声对弱信号的污损.仿真结果表明输出信号波动明显减小,噪声得到了有效抑制,跟踪过程更加稳定.     

改进型鉴频鉴相器及电荷泵电路的设计*

本文设计了基于电荷泵架构锁相环电路的两个关键模块—鉴频鉴相器和改进型电流引导电荷泵。基于对扩展鉴相范围和消除死区方法的研究,鉴频鉴相器的性能得以优化。同时,为了保证电荷泵在一个宽输出电压范围内获得良好的电流匹配和较小的电流变化,许多额外的子电路被应用在电路设计中来改进电荷泵的架构。电路采用了标准90 nm CMOS 工艺设计实现并进行测试。鉴频鉴相器鉴相范围的测试结果为-354～354度,改进型电荷泵在0.2～1.1 V的输出电压范围内的电流失配比小于1.1%,泵电流变化小于4%。电路在1.2 V供电电压下的动态功耗为1.3mW。     

Low-jitter phase-locked loop based on pseudo-differential delayelements

A phase-locked loop (PLL) that is highly robust to supply/substrate noise is described. A new type of voltage-controlled oscillator (VCO) based on pseudo-differential delay elements is presented. The proposed circuit is implemented using a 0.35 μm CMOS process technology with a 3.3 V supply. It generates 16 clock phases at 250 MHz, tailored to gigabit link applications     

基于锁相环技术的过程辨识方法研究

针对广泛应用的继电反馈自整定控制器辨识方法的局限性,提出一种基于锁相环原理的过程非参数模型辨识方法。以NI公司的虚拟仪器软件LabVIEW为开发平台设计了锁相环过程辨识系统,包括被控过程仿真器、PCI-6024E数据采集卡和锁相环辨识软件设计三部分。实践证明,该系统具有操作简单,辨识精度较高的特点,具有良好的应用前景。     

Jitter optimization based on phase-locked loop design parameters

This paper investigates the effects of varying phaselocked loop (PLL) design parameters on timing jitter. The noise due to voltage-controlled oscillator (WO), input clock and buffering clock are considered. First, a closed-form equations are derived that relate PLL output clock jitter to parameters of a second-order PLL, i.e., damping factor and bandwidth. Then the second-order analysis is extended to a third-order PLL with inherent feedback/sampling delay. The sensitivity study clearly illustrates how to select design parameters to obtain minimum output jitter. To verify the analysis experimentally, a digitally tunable PLL architecture is designed and fabricated that allows independent adjustment of loop parameters. The design not only demonstrates the agreement between analysis and theory, but also shows an architecture that minimizes jitter.     

基于自适应比例积分控制的全数字锁相环

针对传统锁相环所存在的锁相范围窄、环路带宽和控制参数固定、以及提高锁相速度与减小稳态误差相互制约等问题,提出了一种新型带宽自适应全数字锁相环。该系统采用比例积分控制与自适应控制相结合的复合控制方式,其中自适应控制器可根据锁相过程的鉴频鉴相信息,自动调整数字滤波器的控制参数,实现对环路的实时控制。采用理论分析与硬件电路设计相结合的方法进行了系统设计,并用FPGA予以实现。系统仿真与硬件电路测试结果证实了设计方案的正确性。该锁相环的自由振荡频率可随输入信号频率的变化而改变,具有电路结构简单、锁相范围广、锁定速度快和稳态误差小等特点。     

基于锁相环的正弦信号发生器设计

正弦信号发生器是一种常用的电子设备。文中设计了一个基于锁相环的正弦信号发生器。该设计主要由RC正弦波振荡器、整形电路、锁相环、匹配输出电路等组成。给出了具体的电路图以及详细的仿真结果。所设计的正弦信号发生器可以较好的满足各项性能要求。对锁相环的应用领域是一个有益的探索。     

Applicability of phase-locked loop to tracking the rhythmic activity in EEGS

Conventional methods of spectral analysis are based on mathematical or numerical algorithms applied to digitized signals. This paper discusses the applicability of the phase-locked loop (PLL) approach for tracking electroencephalogram (EEG) rhythmic bands (delta, theta, alpha, or beta). The use of the PLL for frequency tracking should also aid the development of online EEG interpretation and screening based on frequency characteristics when the PLL is realized by hardware. As a result, two factors in the applicability of the PLL are: (1) translation of the EEG spectrum to a higher-frequency band by a single-sideband (SSB) modulation scheme, and (2) the narrowband spectral feature of the EEG—a small difference between two major frequencies. The PLL output is further quantized according to the EEG rhythmic bands. Our analysis shows that the integrated system is capable of tracking the EEG rhythmic patterns.This work was supported by the National Science Council of Taiwan, Republic of China, under grant NSC87-2213-E-009-128.     

基于MATLAB的锁相环频率合成器教学实践

通信系统性能好坏很大程度上取决于有没有一个良好的同步系统。在“通信原理”课程中提到了基于锁相环的同步系统,但是对这部分内容介绍简单,没有系统的推导以及结论。基于Matlab的锁相环系统,能够得到不同参数下的锁相环的环路滤波器幅频响应和闭环响应,在Simulink工具箱中,设计一个基于锁相环的频率合成器,让学生掌握锁相环相位锁定的原理以及同步系统,为通信原理课程学习提供了支持。     

基于CDCE913锁相环频率合成器的设计

锁相频率合成技术以其突出的优势在信号发生器、变频器等设计中有着广泛的应用。介绍了锁相芯片CDCE913的工作特性、内部结构及其参数计算方法,给出了以CDCE913为核心的频率合成器的设计方案、硬件原理图和软件程序设计。利用CDCE913的锁相环和分频倍频器产生较宽频带的频率源,通过对实际电路调试和控制芯片程序的编写,实现了输出频率可调。     

基于PI控制的全数字锁相环设计

针对以往全数字锁相环研究中所存在电路结构复杂、设计难度较大和系统性能欠佳等问题,提出了一种实现全数字锁相环的新方法。该锁相环以数字比例积分控制的设计结构取代了传统的一些数字环路滤波控制方法。应用EDA技术完成系统设计,并进行计算机仿真。仿真结果表明:在一定的频率范围内,该锁相环锁定时间最长小于15个输入信号周期,相位抖动小于输出信号周期的5%,且具有电路结构简单、环路性能好和易于集成的特点。