弱对偶基下比特并行RS编码器的设计

讨论了高速RS码编码器的设计问题。研究了有限域元素在弱对偶基（WDB）下的表示,基于弱对偶基下的最优弱对偶基的计算方法,给出了有限域比特并行乘法器的设计过程,并且利用这样的乘法器构成了广泛应用的RS（255,223）码的编码器。RS（255,223）码的编码器的复杂度定量的分析结果表明：弱对偶基下的比特并行乘法器设计复杂度降低,便于VLSI实现。编码器的数据吞吐率可达较高值,有利于高速应用场合。     

Design and verification of a JPEG2000 VLSI architecture of bit plane coder using 2-branch coding path

研究了JPEG2000中位平面编码算法,提出了适用于显著性传播过程和清除过程的叉形编码路径,使得完成一个4×n条带编码的路径长度缩减为标准的(n+1)/(2n).基于该编码路径,设计了两窗口流水线硬件编码结构,该结构通过两个编码窗口流水线滑动在平均每个时钟内完成16个样本点的位平面编码,关键模块采用组合电路实现,避免了时钟消耗和复杂控制,可在位平面间并行进行.给出了系统的整体VLSI架构.FPGA验证结果表明,系统时钟可综合到203.083MHz,处理512×512的灰度图像达276fps,可满足图像实时处理的要求.     

分步式并行MQ编码及其VLSI设计

针对MQ编码的环路反馈结构的高复杂度对实现快速图像压缩硬件的限制,研究分析了MQ编码的基本算法,提出了"区间编码"和"位填充"之间有一定的独立性,可用先进先出(FIFO)管道连接后并行处理的思想,并设计了一种适合MQ编码算法特点的异步流水线与有限状态机(FSM)相结合的分步式并行结构.该结构简单合理,FIFO管道的引入可支持异步流水电路,FSM的动态优化策略有效地防止了流水的阻塞,复杂环路的逐层分解显著降低了编码的反馈效应,根据程序运行过程中的数据操作动态特征,利用概率统计规律和状态机分割减小了系统的关键路径长度.该结构的资源利用率高,现场可编程门阵列(FPGA)原型系统最高时钟工作频率为233MHz,吞吐率与其它同类结构相比有明显提高,达到116.5Mbps.     

CDPD系统中的RS编码器的改进设计

以CDPD系统中的RS（63，47）编码为例，对现有的Reed-Solomon编码器进行了改进优化设计，提出了一种利用对偶基上的改进乘法器来实现的编码器结构。该结构提高了编码的速度，节省了硬件资源，并具有一定的通用性，特别适合超大规模集成电路的实现。     

S7-200PLC字节型CRC表驱动算法的实现

循环冗余码校验CRC是计算机通讯及测控领域中最常采用的数据校验方法之一,CRC方法能够很好地降低数据传输的误码率.文章简单介绍了CRC算法的原理和校验规则,针对字节型CRC算法,采用一种直观、紧凑、易于理解的表驱动字节型算法,通过实例演绎了算法的实现过程.同时,设计了S7-200 PLC的字节型CRC表驱动算法的程序.     

超小型准绝对式编码器的研制

针对编码器日趋小型化的技术要求,本文提出一种全新的编码方式和独特的读数头设计结构,成功研制出了超小型准绝对式编码器.该新型编码器采用准绝对式编码方式,即距离编码与增量式编码进行组合编码,只用两圈码道进行编码,极大减少码道数量,整周设多个绝对参考位置,可迅速获得绝对位置信息.采用单读数头结构和相位补偿技术,缩小结构尺寸,直径Ф25 mm,经过电子学细分后可到达16位的分辨力,从而实现高精度编码器小型化.     

软CRC在张力无线动态测量中的应用

为了解决钢丝绳张力测量系统数据在无线传输过程中的误码检测问题，文中根据循环冗余校验(CRC)的基本原理，设计了CRC在上、下位机无线异步串行通迅中的软件实现及数据处理流程。结果表明，系统检错能力强、耗时少，而且不需要增加硬件电路，降低了系统的成本。     

JPEG2000的一种编码前码率分配算法

针对JPEG2000推荐的码率分配算法导致的计算冗余多、编码速度慢并且编码缓存大的不足,本文提出一种编码前最优分配码率的方法以提高JPEG2000的编码速度.该方法通过对小波系数失真模型的率失真理论分析,得出在总码率限制的情况下,使得总体视觉加权失真最小的最佳码率分配准则,并根据该准则给出可实现的码率分配算法.实验表明,该方法可以实现精确有效的编码前码率预分配,做到了"所编即所需",加速了JPEG2000编码,满足高速编码和低缓存需求的要求.     

CRC-32的算法研究与程序实现

循环冗余校脸CRC(Cyclic Redundancy Check)是一种编码简单,且高效、可靠的差错控制方法,广泛应用于工业测控及数据通信领城。首先分析了CRC的校验原理、冗余位的产生方法、性能分析。然后以CRC-32为例,给出了软件实现算法的C语言代码。     

基于FPGA的高速串行码流接收器

数据的串并转换与字节对齐是高速串行数据通信的一个重要环节.为了使串并转换后输出的并行数据是一个完整字节,设计了一种基于FPGA的高速数据串并转换及字节对齐方法.首先在数据中嵌入8B/10B编码中的K28.5同步码,然后将数据串化发送.用Verilog HDL语言设计了串并转换模块和码形检测模块.串并转换模块负责产生并行时钟并将串行数据并行化后进行输出.实现了1∶10的串并转换以及并行数据字节比特偏移的检测和调整的功能.通过对不同传输速率下的数据进行实验验证,结果表明,该方案能满足高速串行数据通信的要求,减少了硬件电路的设计复杂程度.