基于FPGA的高速模拟量采集系统设计

本文介绍了以FPGA为平台的高速模拟量采集系统，重点说明了FPGA高速模拟量采集逻辑模块设计。针对机载系统中存在多种类多数量的模拟量采集需求，设计一种通用的高速模拟量采集系统，在FPGA中将采集值计算为浮点数，处理器软件中仅需进行数据转换即可得到采集结果。利用FPGA并行采集、并行计算可实现高速采集。以16路模拟量采集进行了仿真和试验验证。     

基于FPGA原型的GPS基带验证系统设计与实现

随着SoC设计复杂度的提高,验证已成为集成电路设计过程中的瓶颈,而FPGA技术的快速发展以及良好的可编程特性使基于FPGA的原型验证越来越多地被用于SoC系统的设计过程。本文讨论了GPS基带的验证方案以及基于FPGA的设计实现,并对验证过程中的问题进行了分析,并提出相应的解决办法。     

PCI协议接口的设计及验证

本文从设计角度总结了微机系统中PCI总线的特点，设计了一款包括配置空间和I／O空间的PCI接口芯片．并通过FPGA器件进行读写验证．通过实现PCI协议的重要子集．验证了用FPGA器件进行PCI接口设计的简易可行性，为进一步实现更多更全的协议功能奠定了坚实基础。     

单片FPGA图像预处理系统的设计与实现

采用单片FPGA设计与实现图像处理系统的方法,并对系统硬件进行了分析和设计,对FPGA内电路模块进行了VHDL建模,在FPGA开发平台ISE4.1上实现了设计。     

局部动态可重构FPGA进程式调度系统设计与实现

针对6G时代多样的边缘计算要求，基于FPGA上的可重构技术可以实现更低的时延同时提供多样性的服务。基于局部动态重配置的思路，使用ICAP接口对FPGA资源进行重新配置，从而实现FPGA逻辑上的局部动态可重构方案。借鉴操作系统中软件进程管理的思想，基于Linux操作系统中引入硬件进程的概念，这样可以将一整块FPGA资源划分为多个小的FPGA资源块，每一个小的可重构的FPGA资源块都可以抽象成为一个硬件进程，硬件进程实际并不运行在CPU上而是运行在FPGA逻辑资源区域中，在操作系统上只是硬件进程的软件语言描述。由此，设计出CPU加FPGA的硬件方案来实现局部可重构系统，并在Xilinx公司Zynq系列芯片上进行了验证，将FPGA硬件资源进行进程式调度以及资源分配，大大提高了FPGA硬件资源的利用率以及灵活性。     

内置Crossbar软核的多FPGA系统通用远程更新

针对多FPGA远程更新系统中上位机接口单一,以及多个副板卡FPGA接口单一且不一致导致的FPGA远程更新复杂问题,提出了基于Crossbar的多系统FPGA通用远程更新设计,以主板卡FPGA内置的Crossbar总线交互结构为基础,搭建了以UART、Eth100和USB2.0作为上位机接口,UART、SRIO和Aurora作为主副板卡之间接口的远程更新系统。通过上位机进行Crossbar寄存器配置,使得任意输入端接口均可连接至某一输出端接口,即上位机可通过任意接口类型对某一副板卡FPGA进行远程更新,且可以同时操作。测试结果表明,该系统通用性和实用性强、便于移植,且可同步更新多个FPGA,在工程应用中起到了重要作用。     

FPGA可重构系统结构分析与三态总线设计

本文对MCU与FPGA组成系统的结构进行了分析，并以ALTERA FPGA的结构为基础，进行了总线互连的设计。     

数字电路设计方案的比较与选择

DSP和FPGA是目前数字电路设计采用的两种主要手段,其各有自身的优缺点,故在设计数字系统前必需进行方案选择。DSP+FPGA结构的新思想的出现以及嵌入DSP模块的FPGA设计方案使得数字电路设计有了更大的选择空间。     

基于USB的多路数据采集器

提出了一种基于USB的多路数据采集系统的设计方法。该系统利用ARM＋FPGA＋AD7656的系统组合实现16路通道信号同步采样,其中FPGA完成对A／D转换的逻辑控制,使用ARM7处理器对A／D转换数据进行处理,再通过USB接口与计算机进行数据通信。测试结果表明,基于FPGA与ARM的多通道数据采集系统结构简单盛制方便...     

基于FPGA的多路同步实时数据采集系统

结合数据采集系统在电力系统中的应用,设计了一种基于FPGA的多路同步实时数据采集系统,该系统将多个功能模块集成到一片FPGA中,构成片上可编程系统,使用一片FPGA完成对A/D转换和双口RAM等模块的控制;给出了系统的硬件原理框图,并结合系统的设计方案对其中的主要功能模块进行了阐述;以此构成的多路同步实时数据采集系统具有性能稳定、实时性强、集成度高、扩展性灵活等特点。     

通用处理器设计中硬件仿真验证

基于动态的RTL仿真依然是验证超大规模集成电路的主要方法。在使用动态仿真方法对通用微处理器这样大规模的设计进行功能验证时仿真速度成为了瓶颈,通常的解决方案是使用FPGA进行硬件的物理原型仿真,使用FPGA可以在较短的时间内测试大量的测试向量,但是使用FPGA物理原型验证的可调试很差。针对这一主要问题,提出了三级的层次化仿真验证环境,使用硬件仿真器的仿真加速作为中间层的解决方案,即可以提高仿真速度,也提供了良好的调试环境。同时针对大规模设计多片FPGA逻辑划分提出了改进的K—L算法,优化了FPGA的利用率和片间五连。     

基于XVC协议的Zedboard平台远程更新与调试

船舶雷达数据处理设备是许多科研院所面对庞大的雷达数据而研发的处理设备.此类处理设备属于船用设备,且设备中处理板卡众多.为了在不打开设备的情况下,脱离专用的USB-JTAG下载电缆对处理板中的FPGA进行远端升级,本文提出一种虚拟线缆协议,通过以太网,利用Zedboard平台的PS端控制PL端生成的JTAG接口对其进行远...     

基于多现场可编程门阵列异构平台的 流水线技术优化方法

该研究提出了一种基于多现场可编程门阵列异构平台的流水线技术优化方法。首先,基于二 分法思想对任务进行划分,使任务量尽可能均衡地部署在不同现场可编程门阵列单元中,从而提高板 级流水线均衡度;其次,针对板间传输延迟进行了流水线结构的优化,在板间延迟较大时,将板间延 迟作为流水线的一级可以提高平台吞吐率;最后,并行优化计算单元内部模块,并通过数据关系重 排、循环展开、循环流水线等手段充分利用现场可编程门阵列计算资源,提高吞吐率和能效比。采用 AlexNet 网络为例进行的验证结果显示,与优化之前的流水线结构相比,改进后的流水线结构吞吐率 提高了 215.6%,能效比提高了 105.5%,单次任务运行时间减少了 36.6%。     

Accelerating thread-intensive and explicit memory management programs with dynamic partial reconfiguration

Recent research has shown that field programmable gate arrays (FPGAs) have a large potential for accelerating demanding applications, such as high performance digital signal process applications with low-volume market. The loss of generality in the architecture is one disadvantage of using FPGAs, however, the reconfigurability of FPGAs allow reprogramming for other applications. Therefore, a uniform FPGA-based architecture, an efficient programming model, and a simple mapping method are paramount for the wide acceptance of FPGA technology. This paper presents MASALA, a dynamically reconfigurable FPGA-based accelerator for parallel programs written in thread-intensive and explicit memory management (TEMM) programming models. Our system uses a TEMM programming model to parallelize demanding applications, including application decomposition into separate thread blocks and compute and data load/store decoupling. Hardware engines are included into MASALA using partial dynamic reconfiguration modules, each of which encapsulates a thread process engine that implements the hardware’s thread functionality. A data dispatching scheme is also included in MASALA to enable the explicit communication of multiple memory hierarchies such as interhardware engines, host processors, and hardware engines. Finally, this paper illustrates a multi-FPGA prototype system of the presented architecture: MASALA-SX. A large synthetic aperture radar image formatting experiment shows that MASALA’s architecture facilitates the construction of a TEMM program accelerator by providing greater performance and less power consumption than current CPU platforms, without sacrificing programmability, flexibility, and scalability.     

FDGLib:A Communication Library for Efficient Large-Scale Graph Processing in FPGA-Accelerated Data Centers

With the rapid growth of real-world graphs,the size of which can easily exceed the on-chip (board) storage capacity of an accelerator,processing large-scale graphs on a single Field Programmable Gate Array (FPGA) becomes difficult.The multi-FPGA acceleration is of great necessity and importance.Many cloud providers (e.g.,Amazon,Microsoft,and Baidu) now expose FPGAs to users in their data centers,providing opportunities to accelerate large-scale graph processing.In this paper,we present a communication library,called FDGLib,which can easily scale out any existing single FPGA-based graph accelerator to a distributed version in a data center,with minimal hardware engineering efforts.FDGLib provides six APIs that can be easily used and integrated into any FPGA-based graph accelerator with only a few lines of code modifications.Considering the torus-based FPGA interconnection in data centers,FDGLib also improves communication efficiency using simple yet effective torus-friendly graph partition and placement schemes.We interface FDGLib into AccuGraph,a state-of-the-art graph accelerator.Our results on a 32-node Microsoft Catapult-like data center show that the distributed AccuGraph can be 2.32x and 4.77x faster than a state-of-the-art distributed FPGA-based graph accelerator ForeGraph and a distributed CPU-based graph system Gemini,with better scalability.     

Fast buffering for FPGA implementation of vision-based object recognition systems

Real-time frame rate is an important factor for practical deployment of computer vision systems. Field programmable gate array (FPGA) technology has been considered for many applications due to its parallel computing capability. FPGA implementations of computer vision algorithms normally involve buffering data on external memory devices, which could slow down the whole system. This paper proposes a buffering scheme suitable for implementing real-time vision-based systems on an FPGA that does not require external memory to buffer data. A stop sign detection system implemented on an FPGA employing the proposed buffering scheme is presented as an example system. This system is capable of processing over 200?fps at the frame size of 480?×?752 pixels.     

基于FPGA的自准直系统数据处理技术

提出一种基于现场可编程门阵列(FPGA)的CCD自准直测角系统.以FPGA作为系统处理核心;以自适应调节模块为CCD驱动发生器提供准确的波形时序;采用边缘检测算法获得图像的像元级边界;通过最小二乘拟合算法计算得到光斑圆心位置;利用VHDL语言以及MAX+plusⅡ软件完成了系统设计.系统测试和实验表明:所设计的片上系统具有高精度、高集成度的特点.     

一种基于可重构多FPGA 的任务调度与任务复制方法

在可重构多现场可编程逻辑门阵列（FPGA）系统中,任务调度是一个极其重要的研究方向。参照同构与异构计算领域的调度算法,结合可重构多FPGA计算模型的自身特点,在现有的调度算法的基础上,将任务复制方法引入到可重构多FPGA系统计算领域,如果任务余图最长路经上的父子节点不在同一FPGA上,通过寻找FPGA上的复制空间,提出的算法将父节点尽可能复制在子节点所在的FPGA上,减小了任务之间的通信开销。实验结果表明,对于任务调度有向无环图,提出方法的调度长度优于或等于前人方法的性能下界,而且,FPGA利用率有所提高。     

基于DSP和FPGA的被动声探测实时采集系统设计

为了给被动声探测技术研究提供实验验证平台,设计了一种可以进行实时数据采集和处理的系统方案.整个系统以数字信号处理器(DSP)和现场可编程门阵列(FPGA)为基本架构,由FPGA控制模数转换器(ADC)采集数据,通过USB 2.0电路将数据传送给个人计算机(PC),用于初期的离线验证;FPGA将采集到的数据通过外部存储器接口(EMIF)传递给DSP,用于实时处理.实验证明:系统实现了被动声探测中的实时数据采集、离线数据存储.数据采集与数据处理分别由不同处理器执行,提高了系统的响应速度与处理性能,能够满足探测系统的实时性要求.     

基于FPGA的DTMF信号的产生与检测

文章以现场可编程门阵列(FPGA)为控制核心,设计并实现了双音多频信号(DTMF)的产生与检测,DTMF信号的产生是在FPGA内部将两个不同频率的正弦波形合成一个双频数字信号,通过D/A转换器变为模拟信号输出。DTMF信号的检测以Goertzel算法为核心,计算出8个频点的幅值,通过比较大小判断出相应的电话号码。经过工程测试,该设计能够达到DTMF信号的产生与检测要求,结果表明,将DTMF编解码算法集成于FPGA系统中,使DTMF信号系统变得简单灵活,充分发挥了FPGA的优势。