含失调补偿的高速灵敏放大器的设计

灵敏放大器被用于静态随机存储器中数据的读出,该文针对灵敏放大器的灵敏度及响应速度问题,基于锁存器型灵敏放大器结构,通过对电路的失调来源进行推导,提出一种利用线性电流的反馈进行失调补偿的电压型灵敏放大器。该电路采用UMC 65 nm工艺,仿真结果表明,改进后电路的灵敏度为50 mV,后仿延时为47 ps,数据读出延时为139.4 ps,功耗延时积为2.006×10-24J·s,且电路的延时、功耗延时积受PVT影响较小。与传统结构的电路相比,灵敏放大器失调电压标准差降低了48.57%,数据读出时总延时为原来的51.42%。     

一种4-Mb高速低功耗CMOS SRAM的设计

高性能的系统芯片对数据存取速度有了更严格的要求,同时低功耗设计已成为VLSI的研究热点和挑战.本文设计了一款4-Mb(512K×8bit)的高速、低功耗静态存储器(SRAM).它采用0.25μm CMOS标准工艺和传统的六管单元.文章分析了影响存储器速度和功耗的原因,重点讨论了存储器的总体结构、灵敏放大器及位线电路.通过系统优化,达到15ns的存取时间.     

高速低功耗SRAM中灵敏放大器的设计

本文对比分析了运放型、交叉耦合型和锁存器型灵敏放大器三种不同的SRAM灵敏放大器的基本结构并通过仿真比较了它们的优缺点,在此基础上设计了读出放大时间在最坏情况下需0.5 ns,静态维持功耗约为0.1 mW的SRAM灵敏放大器.     

一种低功耗抗辐照加固256kb SRAM的设计

设计了一个低功耗抗辐照加固的256kbSRAM。为实现抗辐照加固，采用了双向互锁存储单元（DICE）构以及抗辐照加固版图技术。提出了一种新型的灵敏放大器，采用了一种改进的采用虚拟单元的自定时逻辑来实现低功耗。与采用常规控制电路的SRAM相比，读功耗为原来的11％，读取时间加快19％。     

TFT-LCD驱动芯片内置SRAM的低功耗设计

内置SRAM是单片集成TFT-LCD驱动控制芯片中的图像数据存储模块.针对内置SRAM的低功耗设计要求,采用HWD结构和动态逻辑的字线译码电路,实现了1.8Mb SRAM的低功耗设计.电路采用0.18μm CMOS工艺实现,Hspice和Ultrasim仿真结果表明,与静态字线译码电路相比,功耗减小了20%;与DWL结构相比,功耗减小了16%;当访存时钟频率为31MHz时,SRAM存储单元的读写时间小于8ns,电源峰值功耗小于123mW,静态功耗为0.81mW.     

低功耗SRAM掉电保护电路

通常,SRAM的后备电池客量较小,它们的待机工作电流(芯片使能“禁止”)一般也很小,几个μA至几十个μA之间,实际要求在系统断电后,后备电池能够工作的时间越长越好,以保证长期保持SRAM的内容。这样,设计一个工作电流极小的SRAM保护电路,就显得尤其重要。一般常用SRAM掉电保护电路,如高性能的MAX691A,典型工作电流仅30μA。但是,就SRAM而言,具有更低功耗的掉电保护电路才是至关重要的。     

适用于编译器的高速SRAM阵列及外围设计

SRAM编译器一般需要配置具有各种字宽、各种容量的SRAM.针对这种需求,SRAM阵列和外围电路需要设计成具有可配置性、可复用性的结构.使用0.525 μm2的6管存储单元,采用阵列划分、两级译码和具有本地时序的灵敏放大器,实现了适用于编译器的高速SRAM设计.基于SMIC 65 nm CMOS工艺,对512 kb的SRAM进行流片验证.测试结果表明,该SRAM在1.2V工作电压下可实现1.06 ns的高速访问时间.     

低电压低功耗CMOS电流反馈运算放大器的设计

设计了一种低压低功耗的电流反馈运算放大器(CFOA),采用了0.18μm CMOS工艺,工作在0.9 V的电源电压下,并给出了Spectre仿真结果,功耗为245μW。输入采用了轨对轨的结构以提高输入电压摆幅,输出采用互补输出结构,使输出工作在甲乙类状态,以降低电路的功耗。     

SRAM灵敏放大器的设计改进及其Hspice仿真分析

静态随机存取存储器（SRAM）由于其自身的低功耗和高速的优势而成为半导体存储器中不可或缺的重要产品。提高和改善静态存储器的性能依然是集成电路设计领域的重要课题。从降低静态存储器功耗的角度出发，重点研究了静态存储器的关键模块——灵敏放大器的工作机理和结构，设计了一种改进型的锁存型灵敏放大器，Hspice的仿真表明，该放大器的功耗大大低于传统的静态存储器的灵敏放大器模块的功耗。     

一款异步256kB SRAM的设计

在集成电路设计制造水平不断提高的今天,SRAM存储器不断朝着大容量、高速度、低功耗的方向发展。文章提出了一款异步256kB(256k×1)SRAM的设计,该存储器采用了六管CMOS存储单元、锁存器型灵敏放大器、ATD电路,采用0.5μm体硅CMOS工艺,数据存取时间为12ns。     

一款SRAM芯片的设计与测试

基于Chartered 0.35μm EEPROM CMOS工艺,采用全定制方法设计了一款应用于低功耗和低成本电子设备的8×8 bit SRAM芯片。测试结果表明,在电源电压为3.3 V,时钟频率为20MHz的条件下,芯片功能正确、性能稳定、达到设计要求,存取时间约为6.2 ns,最大功耗约为6.12 mW。     

一种低压低功耗Flash BiCMOS SRAM的设计

设计了一种静态随机读写存储器(SRAM)的BiCMOS存储单元及其外围电路。HSpice仿真结果表明，所设计的SRAM电路的电源电压可低于3V以下，它既保留了CMOS SRAM低功耗、高集成度的特征，又获得了双极型电路快速、大电流驱动能力的长处，因而特别适用于高速缓冲静态存储器和便携式数字电子设备的存储系统中。     

低功耗绝热SRAM

文章提出了一种新的绝热电路,并以该绝热电路为驱动,设计了一种低功耗绝热SRAM.由于所提出的绝热电路能以完全绝热的方式回收位线和字线上大开关电容的电荷,因此使该SRAM的功耗大大减小.我们采用0.25μm TSMC工艺,在时钟频率25～200MHz范围内对绝热SRAM进行了能耗和功能的HSPICE仿真,结果显示,与用传统的CMOS电路设计的SRAM相比,可节能80%左右.     

一种阵列布局优化的256 kb SRAM

介绍了一种阵列布局优化的256 kb(8 k×32位)低功耗SRAM。通过采用分级位线和局部灵敏放大器结构,减少位线上的负载电容;通过电压产生电路,获得写操作所需的参考电压,降低写操作时的位线电压摆动幅度,有效地减少了SRAM读写操作时的动态功耗。与传统结构的SRAM相比,该256 kb SRAM的写功耗可减少37.70 mW。     

容量可变的嵌入式同步SRAM电路的设计与实现

提出了一种容量可变的嵌入式同步ＳＲＡＭ。通过采用存储阵列的分块,敏感放大器的分级等技术,对电路的结构进行了优化。着重讨论了存储阵列的分块原则,分析了分块的字长,字数对电路的面积,速度,功耗等因素的影响。     

用于SRAM的低功耗位线结构

提出了一种用于SRAM的低功耗位线结构,通过两种途径来实现低位线电压.在写操作时,利用单边驱动结构来抑制位线上充电电压的过大摆动;在读写操作时,改进预充结构来使位线电压保持较低.仿真表明,该结构使功耗大大节省.     

一种512 Kbit同步高速SRAM的设计

设计了一种深亚微米 ,单片集成的 5 1 2 K( 1 6K× 32位 )高速静态存储器 ( SRAM)。该存储器可以作为IP核集成在片上系统中。存储器采用六管 CMOS存储单元、锁存器型敏感放大器和高速译码电路 ,以期达到最快的存取时间。该存储器用 0 .2 5μm五层金属单层多晶 N阱 CMOS工艺实现 ,芯片大小为 4.8mm× 3.8mm。测试结果表明 ,在 1 0 MHz的工作频率下 ,存储器的存取时间为 8ns,工作电流 7m A。     

SOI SRAM灵敏放大器中动态体放电技术研究

在SOI SRAM锁存器型灵敏放大器中,设计了一对小的下拉管,用来动态地释放交叉耦合反相器中N管上的体电荷。这种动态体放电的方法有效地解决了部分耗尽SOI CMOS器件体电位不匹配的问题,得到了可重复性低阈值电压,提高了SRAM的读取速度。     

一种应用于DSP嵌入式存储器的灵敏放大器设计

提出了一种新型灵敏放大器,电路由单位增益电流传输器、电荷转移放大器及锁存器三部分组成。基于0.18μm标准CMOS单元库的仿真结果表明,与现有几种灵敏放大器相比,新型灵敏放大器具有更低的延时和功耗,在1.8 V工作电压、500 MHz工作频率、80μA输入差动电流以及DSP嵌入式SRAM6T存储单元测试结构下,每个读周期的延迟为728 ps,功耗为10.5fJ。与电压灵敏放大器相比,延迟减少约41%,功耗降低约50%;与常规电荷转移灵敏放大器相比,延迟减少约22%,功耗降低约37%;与WTA电流灵敏放大器相比,延迟减少11%,功耗降低31.8%。