Yolo神经网络在集成电路焊盘布局规则检测上的应用研究

为探索深度学习在集成电路设计自动化上的应用,以电源和接地焊盘的排列规则作为检查案例,研究了Yolo v3神经网络在版图检查上的可行性。采用Python脚本批量生成版图样本图片,并使用LabelImg进行标签标记。使用TensorFlow框架编写了基于Yolo v3的版图检查器。结果 显示,版图检查器在判断焊盘布局正确性上实现了高精确率与高召回率。此外,还通过调整版图的大小、形状、对称性与焊盘数目的方式对检查器进行了进一步测试。检查器仍表现卓越,体现出良好的扩展性。研究表明Yolo v3可以很好地找出焊盘布局的错误。深度学习在集成电路版图检查中的潜力大,值得继续探索。     

高速PCB设计中的时序分析及仿真策略

详细讨论了在高速PCB设计中最常见的公共时钟同步(COMMONCLOCK)和源同步(SOURCESYNCHRONOUS)电路的时序分析方法,并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真,得出用于指导PCB布局、布线约束规则的过程及思路。实践证实,在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要。     

基于PADS2004的高速PCB设计

在高速印刷电路板设计过程中,高速电路设计的仿真显示出越来越重要的地位。本文主要介绍了使用PADS2004/hyperLynx软件进行印刷电路板的仿真,通过对高速信号线进行布局布线前仿真和布局布线后仿真,可以发现和解决信号完整性、串扰、EMC等问题。本文还对高速电路设计中电源层分配、时钟设计进行了讨论。     

0.35um标准单元版图库的设计技术研究及实现

单元库中最重要的是版图库.在0.35um标准单元的整个建库过程中,通过Cadence,Synopsys等设计工具的应用,重点解决在建版图库中,使改进了的建库技术能够更加科学、合理、实用,从而优化标准单元的高度和标准单元的宽度,并且优化布线;通过了设计规则检查、电学规则检查和版图与电路图对照的验证,达到芯片面积减小的目的.     

RTL到GDSII设计流程概述

从环境设置、约束检查、时钟规划、逻辑综合、布局优化及插入DFT、时钟树综合、CTS后优化、布线及优化、物理验证、参数提取、静态时序分析、功能验证、形式验证和自动测试向量生成等方面,对RTL到GDSII的设计流程进行了简要的叙述.     

基于Innovus的低功耗物理设计

为了减少芯片功耗,可靠的低功耗物理设计必不可少。基于新一代布局布线工具Innovus,分四个部分阐述了新的低功耗物理设计流程。这些内容包括:基于低功耗的物理库设计;低功耗布局和优化、基于输入向量的功耗优化;低功耗时钟树协同设计CCOPT(clock concurrent optimization);时钟树后低功耗优化。Innovus作为Cadence全新的布局布线工具,提供基于Giga Opt引擎的功耗驱动优化和高级时钟树协同优化(CCOPT)等方法,有效帮助设计者实现低功耗芯片设计。全新的低功耗物理设计可改善芯片数字逻辑15%功耗。     

用Top—Down的方法设计八位A／D转换器

本文介绍了用Top—Down的方法设计一个八位A/D转换器的过程,包括了划分机器状态、画流程图、列状态真值表,以及用层级设计获得逻辑设计图,并对电路进行了模拟,完成了版图的布局布线,生成了版图。     

星载FPGA混合时钟域设计

设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域,对混合时钟域可靠性设计中的关键问题,如资源降额、时序冗余、布局布线等,做了深入研究,提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案,并在实际工程中验证了方案的可行性和可靠性。     

AES加密算法中S-BOX的算法与VLSI实现

基于GF(24)域映射的方法,采用定制方式完成了AES加密算法中关键部件S-Box的设计与实现。设计上基于中芯国际(SMIC)的0.18滋m1P6M设计工艺,经过电路设计与验证、电路仿真、版图设计与验证、版图后仿真得到最终物理版图实现。经过与基于自动综合和布局布线得到的设计的时延和面积的比较,证明该设计是有效的。     

14 nm工艺下基于H-Tree和clock mesh混合时钟树的研究与实现

在数字集成电路设计中,时钟信号是数据传输的基准,时钟信号作为数字芯片内部转换频率最高和布线距离最长的信号,也是数字芯片功耗的重要组成部分。为了优化数字芯片的功耗、功能和稳定性,在GF14 nm工艺下对时钟树进行优化设计,提出一种H-Tree和clock mesh相结合的混合时钟树结构的设计方法,通过clock mesh和clock spine的布局优化整体时钟树的性能和稳定性。仿真结果表明,该混合时钟树能够结构显著提升时钟树性能,有效减少布线长度、时钟偏移以及传播延迟,降低PVT等环境参数的影响。     

高性能众核处理器芯片时钟网络设计

随着芯片工艺演进与设计规模增加,高性能众核处理器芯片时钟网络设计面临时序和功耗的全方位挑战。为降低芯片时钟网络功耗并缓解时钟网络分布受片上偏差影响导致的时钟偏斜,在H-Tree+MESH混合时钟网络结构的基础上,结合新一代众核处理器芯片面积大及核心时钟网络分布广的特点,基于标准多源时钟树设计策略构建多源时钟树综合（MRCTS）结构,通过全局H-Tree时钟树保证芯片不同区域间时钟偏斜的稳定可控,利用局部时钟树综合进行关键路径的时序优化以实现时序收敛。实验结果表明,MRCTS能在保证时钟延时、时钟偏斜等性能参数可控的基础上,有效降低时钟网络的负载和功耗,大幅压缩综合子模块的布线资源,加速关键路径的时序收敛,并且在相同电源电压和时钟频率的实测条件下,可获得约22.15%的时钟网络功耗优化。     

基于重要度排序的配电自动化终端优化布局方法

针对配电自动化终端优化布局问题,提出了一种基于重要度排序的终端优化布局方法。首先以等年值综合费用为目标函数,供电可靠性和投入产出比为双重约束建立了配电自动化终端优化布局模型。然后通过分析配电自动化终端对供电可靠性提升的影响,给出各个节点的“二遥”及“三遥”终端安装重要度定义及计算公式。最后采用枚举法确定最优终端安装数量,基于节点终端安装重要度排序确定终端的最优安装位置。该方法考虑了已布局节点对剩余节点终端安装重要度的影响,能够在降低计算量的同时兼顾布局合理性。运用所提方法RBTS-BUS2系统及扩充模型进行终端优化布局并与智能优化算法的布局结果进行对比,验证了本文方法的有效性及优越性。     

Analysis and optimization of power grids

As the complexity of power and ground networks increases, methods for efficient analysis and aggressive optimization of these networks become essential. Here, the authors describe efficient hierarchical methods for analyzing distribution networks. To optimize the networks, the authors call for techniques that reduce noise on the power grid, including topology selection, wire widening, and decoupling-capacitance insertion, combined with supply, signal, and clock network codesign.     

Clock and power gating with timing closure

Assuming that delay is linearly dependent on local power supply voltage, the authors show how to set up an analysis to determine the effect of power supply variations on delay. This analysis can drive the introduction of clock gating, an increasingly popular technique for reducing dynamic power dissipation.     

配电自动化及其网络集成

配电自动化是建立在优化城网结构的基础上,是提高供电可靠率和加强配电管理的有效手段。适合国情的配电自动化是本文的主要内容,制定与城网规划配套的复盖整个城市的配电自动化规划是分阶段实施网络集成的前题。计算机技术、通信技术以及与城网一次设备、继电保护的合理集成是网络优化的保证,配电通令系统投资大,综合利用是提高投入产出比,以获得最佳效益的必由之路。     

煤矸石热电厂电气系统变电站设计

针对煤矸石热电厂电气系统110kV变电站设计中应注意的问题,提出了最为经济合理的布置方案及设备选型组合。采用多个不同高度、角度的直线型与转角型门型构架相结合的方式,综合布置不同电压等级的多条架空线。为保证供电的可靠性,结合相关设计规范,采用35kV双母线固定式高压开关柜完成配电及馈电环节,选用国内最先进的4分支微机差动保护装置来实现110kV变压器主保护。结果表明,使用这种结构的设计具有维护方便、供电可靠、调度灵活、扩建方便、保护动作可靠、灵敏度高等优点。     

Optically injected logic circuits for remote-powered systems on a chip

This paper reviews the concept of optically injected logic circuits and investigates their implementation in nanometer CMOS technologies. Optically injected circuits are powered via an optical beam, i.e. they do not require a local power supply and distribution network. A complete set of digital cells has been designed and simulated, and key building blocks of the logic family have been fabricated and tested in a standard 180 nm CMOS technology. The paper also discusses the design and implementation of optically injected circuits for clock distribution, input/output, analog-to-digital and digital-to-analog conversion. All these circuits are immediately applicable in wireless biomedical implants or contactless smart cards. They can also be used in other systems-on-chip (SoC), in which very low power operation can be replaced by remote-powered operation.     

配电网自动化遥测终端隐蔽故障检测系统

为解决当前遥测终端隐蔽故障检测系统存在的实时性差、能耗高及检测准确性低等问题,提出设计一种配电网自动化遥测终端隐蔽故障检测系统。通过分析遥测终端隐蔽故障检测系统硬件框架,对电参数测量单元、无线通讯单元、时钟单元、温度采集单元及电源单元等系统硬件部分进行改进,优化开发软件部分主程序、数据采集程序及故障检测程序,完成配电网自动化遥测终端隐蔽故障检测系统的设计。实验结果表明,该系统对隐蔽故障的检测准确性高,实时性好,检测能耗低。     

同步数字系统时钟分布及偏斜补偿技术研究

本文从时钟系统的两个主要参数——时钟偏斜和抖动对系统性能的影响入手,对现有的高性能VLSI同步数字系统中的时钟分布网络和偏斜补偿技术进行了研究和分类,并从体系结构、偏斜补偿的精度、抖动、功耗以及实现的难易度等方面对各种补偿技术进行了比较和分析。     

营配贯通大数据分析在供电服务平台停电信息管理中的应用

当前,供电企业在计划停电前,只能通过报纸等媒体对停电线路覆盖的全部电力客户发布相应的停电通知,这种粗放性的通知方式,已经无法满足客户服务日益精细化管理的要求。国家电网公司主持的营配数据贯通工作,在各省级电力公司取得了显著的成效,并在各系统数据融合的基础上取得了应用上的突破。营配数据贯通实现了电网设备与用户信息的融合,从电网设备数据到用户数据实现了“一张图”的布局,从而为停电影响范围分析到具体用户提供了数据和技术支撑。本文探讨了在营配贯通的基础上,加快推进供电服务平台建设,通过大数据分析实现计划停电和故障停电影响范围拓扑、停电信息分析到户和停电信息主动通知的等业务功能,进而实现客户服务管理的精细化要求和电力优质服务水平的提升。