一种高速低功耗低相位抖动CMOS锁相环

文章描述了基于电流模压控振荡器的锁相环的设计和仿真,锁相环的所有部件都设计在同一芯片上。电路设计基于1．2μmCOMS工艺。HSPICE仿真结果显示,锁相环在5V外加电源电压时,工作在16MHz到350MHz宽的频率范围内,峰－峰相位抖动小于12．5ps,功耗为20mW,锁相环的锁定时间小于600ns。     

一种用于高速锁相环的新型CMOS电荷泵电路

提出了一种适用于高速锁相环电路的新型CMOS电荷泵电路。该电路利用正反馈电路提高电荷泵的转换速度，利用高摆幅镜像电流电路提高输出电压的摆动幅度，消除了电压跳变现象。电路设计和H-SPICE仿真基于BL 1．2μm工艺BSIM3、LEVEL=47的CMOS库，电源电压为2V，功耗为0．1mW。仿真结果表明，该电路可以很好地应用于高速锁相环电路。     

一种用于CMOS图像传感器的锁相环设计

设计了一种用于CMOS图像传感器时钟产生的电荷泵锁相环(CPPLL)电路.基于0.18μm CMOS工艺,系统采用常规鉴频鉴相器、电流型电荷泵、二阶无源阻抗型低通滤波器、差分环形压控振荡器以及真单相时钟结构分频器与CMOS图像传感器片内集成.系统电路结构简洁实用、功耗低,满足CMOS图像传感器对锁相环低功耗、低噪声、输出频率高及稳定的要求.在输入参考频率为5 MHz时,压控振荡器(VOC)输出频率范围为40～217 MHz,系统锁定频率为160MHz,锁定时间为16.6μs,功耗为2.5 mW,环路带宽为567 kHz,相位裕度为57°,相位噪声为一105 dBc/Hz@1 MHz.     

CMOS数字锁相环中的自校准技术

提出了一种数字锁相环(DPLL).该电路采用自校准技术,具有快速锁定、低抖动、锁定频率范围宽等优点.设计的锁相环在1.8 V外加电源电压时,工作在60～600 MHz宽的频率范围内.电路采用5层金属布线的0.18 μm CMOS工艺制作.测试结果显示,电路的峰-峰抖动小于输出信号周期(Tout)的0.5%,锁相环锁定时间小于参考时钟预分频后信号周期(Tpre)的150倍.     

CMOS锁相环PLL的设计研究

在阅读大量锁相近十年发表的英文文献的基础上,对锁相环的设计及特性做了深入的分析,并对锁相环的主要部件相频检测器和压控振荡器的结构和特性做了比较和总结。     

低抖动时钟锁相环的一种优化设计方法

重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的输入频率范围内输出低抖动的时钟信号。     

一种新型的四阶低抖动带双控制环路CMOS锁相环

设计了一种四阶低抖动带双控制环路压控振荡器的锁相环（PLL）。该锁相环在恒定的反馈参数下,压控振荡器压频增益几近恒定。锁相环的所有部件都设计在同一芯片上,电路设计基于0．35μmCMOS工艺。HSPICE仿真结果显示,所设计的锁相环路具有很好的抗噪声性能,工作在800MHz频率范围内,整个相位抖动小于4ps rms。     

自偏置锁相环结构及其稳定性条件分析

给出了基于自偏置技术的电荷泵锁相环电路,压控振荡器的工作频率动态地建立了电路内部所有的偏置电压和电流,从而实现了固定衰减因子,固定环路带宽与工作频率之比,这二者由电容的比率决定,极大地实现了电路设计的工艺无关性,同时也得到了小的相位抖动,最后,对这种锁相环的稳定性进行了一定的分析。     

用于无线通信的CMOS VCO的设计与分析

分析了应用于蓝牙芯片VCO的原理并设计了一种2.5V6mA的低噪声2.1GHzCMOSVCO。通过改变电路结构来改善VCO相位噪声性能。     

基于自偏置技术的低噪声锁相环研究

文中描述了一种自偏置型锁相环电路,通过采用环路自适应的方法得到一个固定的阻尼系数ξ以及带宽和输入频率的比值ωN/ωREF,从而保证环路的稳定。传统锁相环电路设计需要一个固定的电荷泵充放电电流和固定的VCO增益,这样才能保持系统的稳定性。但是当工艺发展到深亚微米尤其是65 nm以下的时候,芯片的供电电压都在1 V以下且器件的二级效应趋于严重,此时要得到一个固定的电流值或者固定的VCO增益是很困难的。自偏置锁相环解决了这个问题,由于采用了自适应环路的设计方法,使得系统受工艺、温度和电压的影响非常小,而且锁定范围更大。可以广泛应用于时钟发生器以及通信系统。芯片采用SMIC标准低漏电55 nm CMOS工艺制造,测试均方抖动为3.8 ps,峰-峰值抖动25 ps。     

新型CMOS图像传感器

本文简要介绍日本东芝公司的数码照相机所采用的CMOS图像传感器并将之与CCD图像传感器作了对比。     

CMOS图像传感器研究

结合CMOS图像传感感器的研究背景,从5个方面对CMOS图像传感器与CCD图像传感器的优缺点进行了比较,重点分析了CMOS图像传感器的结构、工作原理以及影响传感器性能的主要因素,并给出了相应的解决方法。最后,预测CMOS图像传感器的技术发展趋势。     

一种基于0.25μm CMOS工艺的锁相环电路设计

锁相环在很多领域都得到了广泛应用。本文给出了一款全芯片集成锁相环电路设计,其工作输出频率范围在50M到150M之间,抖动在150ps以内,工作电压为2.5伏,该芯片采用了0.25μmCMOS工艺。本文主要阐述全芯片集成锁相环的设计方法,以及对各个参数的折衷设计考虑,最后给出了一些仿真结果和电路物理版图。     

CMOS图像传感器的三种新技术

介绍了CMOS传感器的发展现状及应用新技术，阐述了C3D技术、Aramis技术和超小型CMOS传感器技术对CMOS传感器性能的改善，并预示了CMOS传感器的未来发展趋势。     

一种新型两层垂直层叠结构的CMOS彩色传感器

 本文研究了一种基于两层垂直层叠结构的新型CMOS色彩传感器,该器件可同时对偏蓝波段和偏红波段进行感应,配合绿/品红滤波片,实现彩色成像.由于该器件研制完全兼容于标准CMOS工艺,可以作为一种新型的CMOS彩色图像传感器像素的感光功能器件.它的基本原理是利用不同波长的光在硅材料中穿透深度的非线性分布,即:短波长的偏蓝可见光主要在表面被吸收,长波长的偏红光则主要在更深的位置被吸收.通过垂直层叠结构,配合两色滤波片,抽取不同深度的光生载流子,即可以得到相应波段的成像信息.经过数值仿真和实验测试表明,该传感器可以提供色彩信息,并且可以作为像素结构应用在CMOS图像传感器上,具有较大的实际意义.     

CMOS图像传感器光电二极管模型

为了更好的对CMOS图像传感器中光电二极管的光电转换物理现象进行研究,需要建立正确合适的光电二极管数学物理模型。通过少数载流子稳态连续方程建立光电二极管的一维物理模型,求解方程后,代入参数在MATLAB中对两层结构的n+/p-sub型和n-well/p-sub型,以及三层结构的p+/n-well/p-sub型二极管进行了计算模拟,得到了3种二极管响应率与波长的关系曲线。最后将结果与实际值进行了对比分析,确认了模型能够在一定程度上反映实际的物理情况。     

CMOS图像传感器优势和最新产品

概述了CMOS图像传感器的优势,介绍了现阶段市场最新产品的情况.结合实际应用中CMOS图像传感器的弱点,提出了相关的改进措施和新技术.     

CMOS图像传感器集成A/D转换器技术的研究

片上集成A／D转换器是CMOS图像传感器的关键部件,我们分析和比较了三类不同集成方式：芯片级,列级和象素级的原理,性能和特点。最后,展望了CMOS图像传感器上集成A／D转换器的未来发展趋势。     

一种6T像素全局曝光CMOS图像传感器

提出了一种基于6T像素结构的全局曝光CMOS图像传感器。通过采用PPD结构的6T像素、高复位电平和低阈值器件,提高了动态范围,并优化设计了像素单元的版图,使之获得较高的填充系数;模拟读出电路部分,通过采用双采样、增益放大和减小列级固定模式噪声(FPN)处理,以及对列选控制电路进行优化,减小了对全局PGA的运放设计要求。芯片的工作频率为20MHz,动态范围为66dB,实现了全局曝光方式CMOS图像传感器的设计。