光通信系统2．5Gbps双环结构CDR电路设计

本文论述了基于锁相环（PLL）技术的2．5Gbps数字时钟恢复（cDR）电路的实现,采用LC谐振结构实现了优异的抖动性能指标。测试结果表明,本电路可以用作光通信系统STM-16光口侧下行数据的中继和再生。     

实现SDH E1支路输出口全数字锁相环的新方法

提出了一种特殊的计数器,并基于此建立起新型的、具有极窄带宽的全数字锁相环电路,该电路用于SDH系统中E1支路信号时钟的恢复。通过建立相位传递数学模型,分析了该锁相环的性能指标。硬件实验验证了理论分析结论,实测所得的输出抖动满足ITU-T相关建议的要求。     

一种低抖动快锁定的时钟数据恢复电路设计

采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。     

锁相环时钟器件的抖动

锁相环型时钟器件在时钟系统中已有了广泛的应用,但它存在着固有的抖动问题,本文从相环的基本概念出发,分析了相位抖动的种类、引起抖动的因素以及减小抖动的方法。     

FPGA时钟分配网络设计技术

本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型.并在时钟分配网络中引入数字延迟锁相环减少时钟偏差,探讨了FPGA时钟网络中锁相环的实现方案.     

基于多源授时原理的高精度同步时钟研究

随着我国智能电网建设进程的不断推进,需要保证各种电力设备以及自动化系统都在同一基准时间下运行,因此保证授时系统的可靠、稳定、精确授时是当前的主要目标。针对当前所存在的问题,本文提出一种基于多源授时的高精度同步时钟授时方案,在正常状态下通过北斗时钟与GPS时钟提供授时信号,并针对两者的授时信号的可靠性进行主授时源的选择,通过卫星秒时钟同步晶振秒时钟,并通过数字锁相环模块进行信号误差处理,最终实现高精度同步时钟输出。     

一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

基于航电总线的分布式实时监控系统同步算法

随着航空技术、计算机软硬件技术的高速发展,航电综合系统的高精度时钟同步越来越重要,针对多总线分布式实时监控系统要求各设备高度时间同步的问题,本文在分析国内外已有时钟同步算法的基础之上综合考虑了传输时延、时钟偏移误差及网络排队时延,并将实时监控流量带来的网络抖动现象作为重要因素引入到同步算法中,设计了基于TSC的高精度软时钟服务机制,提出一种基于航电总线的分布式实时监控系统时钟同步算法CSA-RTMS,并详细分析了误差范围等性能.实验结果表明,与传统的NTP同步协议相比,该同步方法精度更高,同步效率快,而且受网络抖动影响小.     

BGP收敛性质改善的MRAI时钟设置方案

针对当前边界网关协议(BGP)路由存在慢收敛会引起网络数据转发层服务质量下降问题,基于一个简化的BGP路由模型和核心网络拓扑结构,提出一个新的MRAI时钟设置方案。该方案需要根据已知网络条件先计算后设置。通过使用ssfnet仿真软件测试表明,与RFC1771中时钟抖动方案相比,该方案能够减少BGP平均网络收敛延时和更新消息交互数量.     

基于时钟树机制的超高速数字锁相放大系统

在超高速数字锁相系统中,虽然可以采用时间交替并行模数转换（Analog-to-digital converter, ADC）结构解决采样速率和采样精度的矛盾,但系统极易受各通道采样时钟抖动的影响。在分析采样时钟抖动与采样有效位数及动态范围关系的基础上,设计了一种基于时钟树机制的并联ADC交替采样结构的超高速数字锁相放大系统。实验结果表明,在相同的测试条件下,该系统比国外主流厂商的商用锁相放大器信噪比提高了约17.5 dB。     

日历时钟自动校准及调整

日历时钟时常跑快跑慢的现象普遍存在,经过日积月累,就会产生较大的误差.为了解决这一问题,我们设计了能够自动校准和调整运行速度的日历时钟.通过接收中央人民广播电台播出的中心频率为106.1MHz的调频信号,并解调出原来的音频调制信号,利用两个锁相环路分别跟踪800HZ和1600HZ的报时音频信号.锁相环路的输出引起单片机外部中断,中断程序排除干扰后完成对日历时钟的自动校准:并根据运行误差,对日历时钟芯片X1205内的数字微调寄存器和模拟微调寄存器进行微调补偿,实现其运行速度的自动调整.     

同步数字系统时钟分布及偏斜补偿技术研究

本文从时钟系统的两个主要参数——时钟偏斜和抖动对系统性能的影响入手,对现有的高性能VLSI同步数字系统中的时钟分布网络和偏斜补偿技术进行了研究和分类,并从体系结构、偏斜补偿的精度、抖动、功耗以及实现的难易度等方面对各种补偿技术进行了比较和分析。     

基于数据转换跟踪环的时钟抖动测试算法

提出基于数据转换跟踪环的光通信时钟抖动的测试算法。根据抖动测试模型推导得到等效基带相位模型,给出抖动测试误差幅度的表达式,说明抖动测试幅度与环路滤波器增益、抖动源幅度和抖动源频率有关。FPGA定点仿真表明,抖动测试误差幅度的仿真与理论结果一致。该算法为光通信中的抖动测试提供了一个简单、精确的方法。     

Measuring jitter and phase error in microprocessor phase-lockedloops

The use of phase-locked loops (PLLs) for clock generation in modern microprocessors has been proliferating in recent years. This is because PLLs have the advantages of allowing multiplication of the reference clock frequency and allowing phase alignment between chips. The PLL locks to a reference clock but can generate output clocks that are a multiple of the reference. It is argued that excessive “jitter”, caused primarily by power supply noise, can detract from the advantages of phase-locked loops. Moreover, in a multichip system, the accumulated phase error must be measured-not just the jitter     

用于高精度图像传感器的锁相环

为了提高图像传感器的探测精度,给像素中的传输管提供高精度时钟信号,设计了一款可编程式电荷泵锁相环(Phase-Locked Loop,PLL)模块。该模块使用分频器以输出可调控频率的时钟,增加了复用性;在电荷泵中加入单位增益放大器以消除毛刺,增大了锁相环精度;同时给出了针对整个模块的相位噪声分析。仿真结果表明,当输出200 MHz时钟时,信号的时钟抖动为28 ps,电路工作在1.5 V电压下的功耗<2 mW。该模块已用于一款高精度图像传感器中,在0.11μm CMOS工艺下进行了流片,测试结果表明其可以实现50 MHz到200 MHz的高精度时钟输出,满足了芯片对于时钟的需求。     

位同步时钟提取电路的设计与实现

该设计方案分析信号在模拟信道传输的情况下,实现了基于FPGA的位同步时钟的提取。其中，整形电路利用滞回比较器，提高系统的抗干扰能力；高低电平计数取平均设计解决了前级电路导致的高低电平宽度不同的问题，提高了提取时钟的准确性和稳定度。通过测量，提取的位同步时钟误差小于1%，且其抖动小于一个位同步周期的10%。     

基于FPGA的智能误码测试方案

分析特定系统通信传输的抗干扰能力,先要提取该系统在正常工作情况下的误码情况,再在此基础上对该系统的抗干扰能力进行全面分析.提出了一种基于FPGA的智能误码测试方案.先从基本组成入手,介绍误码分析仪各功能模块的作用和误码分析仪的工作过程,之后根据数字锁相环的基本原理,结合FPGA的结构特点设计了一种自适应的智能锁相的位同步法和序列同步法.     

CMMB系统中的符号与时钟同步方案

提出一种基于中国移动多媒体广播(CMMB)系统的符号同步与时钟同步方案,其中,CMMB系统是基于正交频分复用(OFDM)实现的。为正确获得CMMB系统中OFDM符号的起始位置,并消除采样时钟偏差对系统的影响,将信标符号与循环前缀相结合,给出基于OFDM的符号同步方案,包括获取与跟踪2个阶段,以解决系统符号同步问题,同时利用OFDM符号中的离散导频对采样时钟频率偏差进行估计,取其均方误差作为验证标准,从而实现系统的时钟同步。仿真结果表明,该方案有效可行。