并行结构的AVS帧内预测编码器

分析了AVS高清实时帧内编码的实现难点,提出一种基于并行流水的AVS帧内预测编码器硬件架构.提前模式抉择,实现整数变换和量化模块的流水处理,以及预测部分的六路并行数据通路的流水处理,提高了数据处理能力.另外,在分析AVS帧内预测各模式算法的基础上,将亮度块和色度块具有相同预测值求解算法的模式共用同一个预测器,优化资源利用.实验结果表明,该电路在49 MHz时钟下工作时,能够实时编码1280×720,25帧/s的视频图像.     

AVS解码器中帧内预测模块的设计与实现

阐述了AVS视频解码器的总体框架,详细分析了帧内预测的原理与算法,提出了一种可行的帧内预测解码器的硬件设计,给出了每一模块的功能和结构的详细介绍,并建立了一种高效的存储机制。通过FPGA平台的验证,表明本设计完全满足AVS标清视频的实时解码要求。     

基于FPGA的AVS帧内预测的研究与设计

本文通过对AVS视频标准中帧内预测算法的研究,提出了一种新的基于FPGA的AVS解码器帧内预测模块的设计方案。文中设计的通用运算单元,提高了硬件资源的可重构性,降低了帧内预测的计算复杂度。设计中采取有效的控制逻辑,对复杂的plane模式进行预处理,提高了预测速度。上述设计已通过RTL级综合及仿真,并在结合AVS参考模型RM52j和ver-ilog语言的DPI接口建立的验证平台上,验证了该模块功能的正确性。     

AVS编码器帧内预测模块

通过对AVS(Audio and Video Standard,音视频编码标准)标准中帧内预测算法的分析,提出了一种新的适用于AVS编码器帧内预测模块的优化设计方案.设计中使用两维滤波单元,简化了参考数据选择机制;使用设计的基本预测单元PE(Primary Element)构造运算单元阵列对当前块进行并行处理,提高了预测速度;设计了脉动阵列用于实现复杂色度Plane模式的预测.基于Verilog HDL语言在FPGA上实现该设计并在ModelSim上进行仿真,结果表明,本设计提高了编码效率以及降低硬件资源的消耗,并满足实时编码高清视频的要求.     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

AVS中帧内预测模式的快速选择策略

为了降低AVS帧内预测模式的计算复杂度,提出了一种率失真优化（RDO）准则下的基于边缘特征的快速帧内预测模式选择算法。利用Sobel算子对亚采样后的图像建立边缘方向场,构建编码块的预测模式直方图,根据预测模式直方图的分布确定率失真优化候选预测模式;并对亮度块和色度块分别优化。仿真结果表明,与原AVS相比,该算法在比特率略有增加和信噪比基本保持不变的条件下,大大减少了计算时间,提高了AVS编码速度。     

AVS帧间预测亮度插值模块的VLSI实现

为了推动音视频编码标准（AVS）解码芯片产业的发展,提出了一种基于AVS标准的帧间预测亮度插值电路的硬件结构。该设计方案将像素点按位置的不同分为三层,并采用了不同的流水线结构予以实现,充分利用了像素点之间的复用情况,兼顾处理速度和实现代价两方面考虑。该方案硬件实现效率较高,满足了硬件资源以及系统时钟频率的要求。     

AVS帧内模式选择优化

AVS(Audio Video Coding Standard)采用率失真优化(Rate-Distortion Optimization,RDO)技术,通过计算所有预测组合模式的率失真代价来确定宏块的最优编码模式,使得计算复杂度大大增加,难以适应实时性要求较高的场合。为了降低AVS帧内预测模式选择的复杂度,在深入分析帧内预测原理以及预测模式选择过程的基础上,提出了一种基于SATD(Sum of Absolute Transformed Differences)准则和空间相关性的快速帧内预测算法来优化帧内模式的选择过程。首先,利用SATD准则确定候选模式,以大幅度降低帧内预测模式选择的数量;然后,利用相邻宏块预测模式相关性,以进一步减少亮度块候选模式数量,提高模式选择速度。实验结果表明,与AVS标准算法相比,在编码效率相近的情况下,其编码速度能够平均提高53.56%,与经典的基于边缘检测的方法相比,其在质量略有提高、码率还稍有降低的前提下,平均节约16.39%的编码时间。     

基于FPGA的AVS帧内预测电路设计

提出了一种AVS高清视频编码器帧内预测模块硬件结构。通过对AVS帧内预测各个预测模式的分析,设计了帧内预测编码流水线结构和模式预测运算单元电路。根据各预测模式的编码运算关系,合理安排流水线结构,采用8 bit数据并行流水处理,实现了高清视频帧内预测实时编码。将除Plane模式之外的其他预测模式采用同一硬件电路来实现,对运算比较复杂的Plane模式单独设计了硬件结构,节省了硬件资源。     

H.264视频解码器中帧内预测模块的硬件设计

提出一种能实时处理的H.264/AVC帧内预测硬件结构.通过对H.264/AVC各个预测模式的分析,设计了一个通用运算单元,提高了硬件资源的可重用性.采用4个并行运算单元计算预测值,对运算比较复杂的plane模式预处理,并设计模式预测器,加快了系统处理速度.硬件电路结构已通过RTL级仿真及综合,并在Altera公司的C...     

一种支持H．264和AVS的帧内预测器设计

为了使多标准视频解码器中的帧内预测器能够支持H.264和AVS两种视频标准,在对H.264和AVS两标准中的帧内预测计算模式进行分析,并对各模式计算公式之间相似性进行分析的基础之上,提出了一种支持H.264和AVS两种标准的,可配置的帧内预测值计算硬件架构。该架构由于将大部分预测模式的计算放到一个可配置的计算单元中进行,从而大大减少了芯片资源的浪费。为了提高处理速度,可采用4个相同的可配置的计算单元并行计算,一次计算出4个像素点的预测值。实验结果表明,该硬件架构在FPGA上占用10371个LUTs,频率可以达到150MHz。     

AVS视频解码器中运动矢量预测的硬件设计和实现

AVS是我国具有自主知识产权的音视频编码国家标准。本文介绍了基于该标准的视频解码器中运动矢量预测模块的硬件设计与实现。根据宏块类型将运动矢量预测的计算方式分成三大类,采用流水线加并行的处理方式,在满足速度指标的要求下有效地减小了逻辑电路结构的面积,且完全满足高清实时解码要求。     

Digital video watermarking based on intra prediction modes for audio video coding standard

Digital video watermarking provides means for carrying information targeted for synchronization, error resilience or copyright protection. However, it is difficult to get a good trade-off between the embedding capacity, imperceptibility and efficiency. In this paper, a novel digital video watermarking algorithm based on intra prediction modes of AVS (audio video coding standard) is proposed. The algorithm hides one bit in each qualified intra 8 × 8 luma block by modifying intra 8 × 8 prediction modes based on the mapping rules between the modes and hidden bits. The specific positions of the host 8 × 8 blocks are determined by the features of every block and a position template indicated by the key. Watermark information can be retrieved by decoding the intra prediction modes from bitstream, requiring neither original media nor complete video decoding. Experimental results show that the proposed algorithm has little impact on video quality and video stream features. A comparatively high embedding rate is obtained with little impact on bit rate.     

基于FPGA的H.264帧内预测实现和优化

在使用硬件电路进行H.264编码时,为提高帧内预测运算速度,减少硬件电路面积,提出一种基于现场可编程门阵列(FPGA)的H.264帧内预测硬件电路的实现和优化解决方案。利用FPGA的并行处理能力和同模式下帧内预测数据冗余对硬件电路进行优化。使用Verilog语言进行模块设计,仿真平台为Modelsim,在Altera CycloneII EP2C20F484C上的实现,验证了该硬件电路结构的高效性及实用性。     

基于帧内预测模式调制的HEVC信息隐藏方法

为了进一步提高HEVC信息隐藏过程中的嵌入效率,提出了一种HEVC帧内预测模式调制的信息隐藏方法。该方法根据密钥生成每个CTU的空间点阵维数N(N=2,3,4),利用帧内预测模式选取规则选出N个顶角处的帧内预测模式,通过空间点阵映射算法计算出映射值 F;然后从秘密信息比特文件中读取 N 个比特,转换成十进制数D。实现了在N个帧内预测模式中最多改变一个模式即可嵌入N个比特秘密信息。实验验证该方法具有高嵌入效率、小码率增加以及视频质量几乎没有下降的特性,通过抗隐写实验证实所提方法有高隐蔽性。     

Low-Complexity Tools in AVS Part 7

Audio Video coding Standard （AVS） is established by the AVS Working Group of China. The main goal of AVS part 7 is to provide high compression performance with relatively low complexity for mobility applications. There are 3 main low-complexity tools： deblocking filter, context-based adaptive 2D-VLC and direct intra prediction. These tools are presented and analyzed respectively. Finally, we compare the performance and the decoding speed of AVS part 7 and H.264 baseline profile. The analysis and results indicate that AVS part 7 achieves similar performance with lower cost.     

多核并行DSP光场偏振图像快速处理技术

提出了一种基于光场的偏振图像快速提取及实时处理方法。以多核DSP TMS320C6678为核心处理器,实现了从光场图像的采集到偏振图像的提取以及处理等一系列连续过程。对系统硬件以及软件设计进行了详细介绍。系统采用DSP+FPGA的方式,其中FPGA模块实现cameralink相机接口以及图像采集,DSP模块实现图像的快速处理算法。光场图像采集、偏振图像提取及偏振信息反演及融合算法和软件的优化是保证系统高效工作的关键部分,并且进行了重点讨论,提出了相应的解决方案。实验结果表明,系统实现了多核DSP并行运算处理,比单核DSP运算速度提高4倍左右。