采用0.18 μmCMOS工艺超宽带低噪声放大器的设计

提出了一个采用TSMC 0.18μmCMOS工艺设计的,工作频段为3.1～5.2 GHz的超宽带低噪声放大器.放大器采用了前置带通滤波器的并联负反馈共源共栅结构,并从宽带电路.高频电路器件选择等方面讨论了超宽带低噪声放大器的设计,结果表明,在整个工作频段,电路输入输出匹配S11S22均小于-14 dB,最高增益为15.92 dB,增益波动为1.13 dB,电路工作电压为1.8 V,功耗为27 mW,噪声系数NF为1.84～2.11 dB.     

一种无电感超宽带低噪声放大器的设计

基于Jazz 0.35 μm SiGe工艺,设计了一款工作在3～10 GHz频带范围内的超宽带低噪声放大器.该放大器采用电阻负反馈结构,并在发射极并联电容,以补偿晶体管高频增益的下降.仿真结果显示,在整个工作频带内,放大器的增益在22.3 dB以上,平坦度保持在1 dB以内,噪声系数在3.7 dB到4.6 dB之间,输入输出反射系数(S_(11)及S_(22))均在-12 dB以下.整个设计最大的优点是没有用到片上电感,使得芯片面积大大缩小,对于商业应用具有极大的吸引力.     

3 GHz~5 GHz CMOS超宽带低噪声放大器分析与设计

采用TSMC公司的0.18μm CMOS工艺,设计了一款具有带外抑制功能的超宽带低噪声放大器(UWB LNA),电路基于窄带PCSNIM LNA拓扑结构,并利用二阶切比雪夫滤波器和带外抑制电容代替传统输入匹配网络。电路由1.8 V直流电源供电,功耗约为11.5 mW。仿真结果表明,在3 GHz~5 GHz的超宽带频段内,平均正向增益约为13.9 dB,输入、输出回波损耗S11和S22分别小于-13 dB和-15 dB,最小噪声系数仅为0.997 dB,三阶交调点IIP3均值为5.40 dB。此外,反向隔离度S12和稳定性StabFact1等性能指标也取得了不错的仿真效果。     

0.2 GHz～3.2 GHz超宽带低噪声放大器的研制

为了降低接收前端的噪声,设计并制作一种超宽带低噪声放大器。基于负反馈技术和宽带匹配技术,利用Avago ATF-54143 PHEMT晶体管设计了放大器电路。运用ADS2009对重要指标进行仿真及优化。实测结果表明,在0.2 GHz～3.2 GHz这4个倍频程的超宽带范围内,增益大于24 dB,增益平坦小于±2 dB。在0.2 GHz～2GHz内,噪声系数（NF）小于1.2 dB;在2 GHz～2.6 GHz内,NF〈1.5 dB;在2.6 GHz～3.2 GHz内,NF〈2 dB。该放大器性能良好,满足工程应用要求,可用于通信系统的接收机前端。     

CMOS超宽带低噪声放大器的设计

由于超宽带技术能够在短距离内传输几百兆的数据,帮助人们摆脱对导线的依赖,因此使得大带宽数据的无线传输从几乎不可能变为现实。尽管目前超宽带技术的标准还没有统一,但是低噪声放大器终归是其接收机中一个不可或缺的重要模块。文章介绍了一种基于0.18μmCMOS工艺、适用于超宽带无线通信系统接收前端的低噪声放大器。结合计算机辅助设计,该超宽带低噪声放大器输入、输出均实现良好的阻抗匹配,在3GHz～10GHz的频带范围内实现了增益G=29±1dB,噪声系数小于4dB。在1.8V工作电压下放大器的直流功耗约为35mW。     

超宽带低噪声放大器仿真设计

采用负反馈技术和集总参数匹配技术,选用VMMK-1218低噪声E-PHEMT晶体管,利用ADS进行仿真优化,设计了一种微波超宽带低噪声放大器。仿真结果显示,在0.5~4.5GHz范围内,放大器增益大于14.2 dB,平坦度小于1.1 dB,噪声系数小于0.85 dB,输入输出反射系数均小于-11 dB。设计结果可应用于各种宽带微波通信及雷达等领域。     

3～5GHz超宽带并联负反馈低噪声放大器的设计

设计了一种用于3～5GHz MB-OFDM超宽带接收机射频前端的CMOS低噪声放大器(LNA).分析了RC电阻反馈式低噪声放大器的结构,针对其存在的噪声大、增益低等问题,提出一种改进电路结构;增加了一个源极电感,以克服上述电路的不足,采用TSMC 0.18μm RFCMOS工艺,进行设计和仿真.仿真结果表明:改进结构在...     

一个0.18μm CMOS工艺的超宽带低噪声放大器的分析与设计

在本文中我们介绍了一个可以在整个UWB带宽（3.1-10.6GHz）范围内工作的超宽带低噪声放大器。它利用了电流复用技术来降低电路的功耗。我们还详细分析并比较了当使用2阶和3阶滤波器用于阻抗匹配时它们的噪声贡献。该放大器的测试芯片用0.18μm CMOS工艺实现。测试结果表明：该放大器可以在3.1-10.6GHz的带宽内提供12.4-14.5db的增益,并且提供良好的阻抗匹配,噪声系数为4.2-5.4db,输入三阶交调电压在6GHz时为-7.2dbm。当电源电压为1.8V时,芯片消耗5mA电流（不包括输出buffer）。芯片面积为0.88 mm2。     

一种0.03～1.7 GHz超宽带低噪声放大器的设计与制作

为了降低接收机前端的噪声,设计了一种超宽带低噪声放大器。选用噪声较小、增益较高且工作电流较低的放大管,利用负反馈和宽带匹配技术,结合ADS和HFSS微波软件辅助设计,放大器在30 MHz~1700 MHz范围内,增益大于31 dB,平坦度小于±0.5 dB,噪声系数小于2.3 dB,驻波比小于1.6。     

0.13 μm CMOS超宽带低噪声放大器的设计

本文应用Cadence Virtuoso软件平台设计了一个电阻并联交流反馈式共源共栅超宽带低噪声放大器,并采用中芯国际0.13μm CMOS工艺实现了样片。测试结果给出,在供电电压为1.5V,功耗为22.5mW的情况下,芯片最大增益为13.6dB,最小噪声系数为3.6dB,带内噪声系数小于6dB,输入三阶互调截点(IIP3)为-3dBm。测试结果与仿真结果非常接近。     

心电图机专用IC－CMOS低噪声前置放大器的设计

ＣＭＯＳ低噪声、低漂移、低失调运放是为＂心电图机专用集成电路＂而设计的，要求具有高输入阻抗、高ＣＭＲＲ、低漂移、低失调、尤其是低的１／ｆ噪声。ＣＭＯＳ器件与双极型器件和ＪＦＥＴ器件相比，通常有较大的１／ｆ噪声电压。由于采用特殊的设计技术，使我们研制的ＣＭＯＳ运放具有较低的１／ｆ噪声，且功耗较低。经研制及投片，实例得０．０５Ｈｚ～２５０Ｈｚ等效输入噪声电压峰峰值小于２．５μＶ，±２．５Ｖ到±１０Ｖ电源电压下输入失调小于１ｍＶ，共模抑制比１１０ｄＢ以上，完全达到设计指标。该运放可广泛用于生物医学电子学及其他需要低噪声运放的场合，在±２．５Ｖ工作时亦可作为微功耗运放使用。     

一种应用于超宽带系统的宽带LNA的设计

结合切比雪夫滤波器,可以实现宽带输入匹配的特性和片上集成窄带低噪声放大器(LNA)的噪声优化方法。提出一套完整的基于CMOS工艺的宽带LNA的设计流程,并设计了一个应用于超宽带(UWB)系统的3~5 GHz宽带LNA电路。模拟结果验证了设计流程的正确性。该电路采用SMIC 0.18μm CMOS工艺进行模拟仿真。结果表明,该LNA带宽为3~5 GHz,功率增益为5.6 dB,带内增益波动1.2dB,带内噪声系数为3.3~4.3 dB,IIP3为-0.5 dBm;在1.8V电源电压下,主体电路电流消耗只有9 mA,跟随器电流消耗2 mA,可以驱动1.2 pF容性负载。     

一种宽带低噪声视频放大器的设计

介绍了一种宽带低噪声视频放大器的设计,并给出了实验结果。该视频放大器在自制IC的基础上,采用MCM工艺混合集成。经测试,该电路电压增益大于70 dB,带宽45 MHz,AGC范围大于65 dB,噪声系数小于1.5 dB。     

一种3.3 V 2-GHz CMOS低噪声放大器

介绍了一个针对无线通讯应用的2-GHz低噪声放大器(LNA)的设计。该电路采用标准的0.6μm CMOS工艺，电源电压为3．3V，设计中使用了多个片上电感。对低噪声放大器的噪声进行了分析，模拟结果显示，该电路能提供18dB的正向增益(S21)及良好的反向隔离性能(S12为-44dB)，功耗为33．94mW，噪声系数为2．3dB，IIP3为-4．9dBm。     

高性能低噪声放大器的设计

低噪声放大器（LNA,Low Noise Amplifier）能有效放大射频小信号,降低系统的总体噪声,提高接收机的灵敏度。该文介绍了低噪声放大器的主要性能指标和设计方法,该电路选用ATF-54143晶体管,采用两级放大,利用Agilent ADS软件完成一个S波段低噪声放大器的偏置电路以及输入、级间和输m匹配的设计和仿真。本设计中,在源极加入短路微带线形成反馈作用,从而提高稳定性。最后对仿真完的电路进行了加丁测试。经测试,在2.15-2.65GHz的频带内,获得了27-2-28.1dB的增益,增益平坦度小于±0.9dB,噪声系数小于ldB,输入电压驻波比为l.048-1.640,输出电压驻波比为1.120-1.840,在中心频率点2．4GHz上．输出功率ldB压缩点为162dBm。     

低功耗CMOS射频低噪声放大器的设计

介绍了一个针对无线通讯应用的2.1 GHz低噪声放大器(LNA)的设计.该电路采用Chartered 0.25 μm CMOS工艺,电源电压为2.5 V,设计中使用了多个电感,详述了设计过程并给出了优化仿真结果. 模拟结果显示,该电路能提供21.63 dB的正向增益(S21),功耗为12.5 mW,噪声系数为2.1 dB,1 dB压缩点为-19.054 1 dBm.芯片面积为0.8 mm×0.6 mm.测试结果达到了设计指标,一致性良好.     

增益可控CMOS低噪声放大器

设计了采用SMIC0.18μm RF CMOS工艺的共源共栅NMOS结构的增益可变的差动式低噪声放大器。在考虑了ESD保护pad和封装寄生效应后,着重对低噪声放大器的输入阻抗匹配、增益以及共源共栅级联结构下的噪声系数、线性度等进行了一系列分析,并提出了优化措施。芯片测试结果表明:在1.56GHz中心频率下,-3dB带宽约为150MHz,输出最大电压增益为27dB,此时噪声系数NF约为2.33dB,IIP3约为4.0dBm,可变增益范围为7dB。在3.3V电源电压下消耗电流8.2mA。此设计方法可以应用到诸如GSM、GPS等无线接收机系统中。     

宽带CMOS低噪声放大器的设计

文章主要介绍应用于集群接收机系统的350MHz～470MHz低噪声放大器,采用0.6μm CMOS工艺。探讨了优化低噪声放大器的噪声系数、增益与线性度的设计方法,同时对宽带输入输出匹配进行了分析。这种宽带低噪声放大器的工作带宽350MHz～470MHz,噪声系数小于3dB,增益为24dB,增益平坦度为±1dB,输入1dB压缩点大于-15dBm。     

1.9 GHz CMOS低噪声放大器的结构分析与设计

对低噪声放大器(LNA)的结构及性能进行了详细的分析。采用SMIC 0.18μm射频CMOS工艺,设计了用于GSM1900无线接收机系统的两种不同结构的差动式LNA(电流复用式PMOS-NMOS LNA)和典型的NMOS LNA。利用Cadence-SpectreRFTM,对这两种结构的LNA进行了电路级仿真和对比分析。结果表明,在功耗相近时,PMOS-NMOS LNA能够提供比较大的电压增益,其噪声特性与NMOS LNA相近;NMOS LNA在线性度以及芯片面积上有更多的优势。