TNS解码在AAC解码Soc系统中的实现与优化

简要介绍AAC解码Soc系统中TNS（Temporal Noise Shaping）时域噪声整形模块解码的功能和流程，完成了TNS解码在AAC解码Soc系统中的实现。TNS解码模块中所需要的滤波系数通过RISC指令计算并对算法进行了优化，滤波解码部分用硬件Verilog语言描述并在整个Soc系统中通过FPGA验证。     

AAC音频解码器中TNS模块的设计及其ASIC实现

时域噪声整形(TNS)是AAC音频解码器中较为重要的一部分。文章介绍了时域噪声整形的作用、基本原理、算法设计以及硬件设计思路,并且给出了该滤波器的ASIC实现。在设计中,我们采用时分复用技术,既TNS滤波器和AAC解码器的其它硬件部分时分复用一个乘法器,从而大大节省了硬件开销。在TNS滤波器中,所有的乘法运算采用24×18的定点乘法运算,和原来我们在软件中采用的32×32的浮点运算相比,计算精度有所降低,但通过人耳的主观测试,并未发现音质有明显的降低。     

低功耗便携式数字音频广播收音机中AAC LC解码器的设计优化

针对目前数字音频广播(DAB)收音机中DSP软件AAC+解码器功耗大的问题,该文提出了低功耗AAC LC解码器的ASIC设计,以极低的硬件代价完成了最基本的DAB+节目解码,加入DAB解码芯片后巧妙地实现了DAB+和DAB两种不同标准的兼容。该文设计优化了反量化与IMDCT算法,使用了分时工作法,从而实现了低功耗。该设计的系统时钟为16.384 MHz,采用0.18 m CMOS工艺,功耗约为6.5 mW,并与DAB信道解码结合,通过了FPGA开发板上的实时验证,且完成了芯片的版图设计,芯片面积为14 mm2。     

MP3／AAC解码器中Huffman硬件加速器设计与实现

Huffman解码是感知音频解码过程的重要部分。软件实现Huffman解码运算,计算速度慢、功耗高,采用硬件实现的方法,设计并实现了一个兼容MP3与AAC标准的Huffman解码硬件加速器。采用十六叉树搜索算法．在存储空间增加不大的情况下,有效减少了Huffman码字的搜索深度,简化寻址操作,加快了搜索速度。通过直接外设访问的接口设计,该硬件加速器还可快速进行音频码流的数据读取。在XilinixFPGA上的功能和性能验证表明。该Huffman硬件加速器可成功应用于MP3和AAC解码器。     

DAB接收机中的低相位噪声低功耗高速数模混合下分频模块

本文实现了一种用于DAB数字广播调谐器的具有低相位噪声与低功耗的高速数模混编下分频模块。在设计中采用了若干项新的电路技术以提升电路的性能。采用了具有改进型源极耦合逻辑D触发器的同步分频器与具有改进型CMOS主从触发器的异步分频器实现了具有低相位噪声的双模分频器。在吞吐式计数器的设计中采用了一种更为精确的线负载模型。电路采用0.18-?m CMOS工艺实现。芯片面积为0.6mm?0.2mm。下分频模块中的双模分频器的输出信号在距载波中心频率10kHz频偏处的相位噪声仅为-118.2dBc/Hz。下分频模块的核心部分在1.8V供电电源下的功耗仅为2.7mW。     

AVS视频解码器中运动矢量预测的硬件设计与实现

AVS是我国具有自主知识产权的音视频编码国家标准。本文介绍了基于该标准的视频解码器中运动矢量预测模块的硬件设计与实现。本文采用流水线加并行的处理方式,在满足速度指标的要求下有效地减小了逻辑电路结构的面积,且完全满足高清实时解码要求。     

DAB接收机中改进的数字下变频算法及实现

为了有效地降低直接中频采样所带来的硬件开销,到目前为止,已经有很多种复杂的采样技术被提出.其中,4倍中频采样算法得到了广泛的应用.本文在此基础上提出了一种相位补偿方案以解决I、Q通道的失配.同时,对这种改进的基于4倍中频采样的数字下变频算法进行了仿真,并成功地将之应用于DAB接收机的芯片设计.     

DTMB标准中LDPC译码器的优化设计与实现

介绍了一种适用于中国数字电视国标(DTMB)系统的低密度奇偶校验码(LDPC)译码器的新结构.该结构利用分块译码的方法复用相同的资源以达到提高资源利用效率的目的,实验结果表明该结构译码器相比于传统的半并行译码器在资源利用效率上有较大的提高.同时,该结构也可应用于其他LDPC码的译码器上,尤其对码长较长的LDPC码有较好的表现.     

IGBT器件级物理模型的FPGA设计与实现及在环验证

基于硬件在环(HIL)仿真,研究了绝缘栅双极型晶体管(IGBT)器件级Hefner物理模型及其求解算法与优化方法,在现场可编程门阵列(FPGA)上设计并实现了Hefner优化模型,并基于PYNQ框架对其进行了在环验证。首先,分析并仿真了Hefner物理模型与其求解算法,提出并训练了一个前馈神经网络用以拟合模型中的一组非线性函数;接着,在FPGA上设计并验证了Hefner优化模型IP核,并使用基于PYNQ框架的FPGA在环验证方法对其进行了板级验证;最后,用IKW50N60H3和FGA25N120两种型号的IGBT器件对IP核进行了实例验证。结果表明,Hefner优化模型能准确地反映IGBT的开关瞬态特性;在Zynq 7020芯片的处理器系统(PS)端运行PYNQ框架,可编程逻辑(PL)端时钟频率为100 MHz时,实现60 000个时间步长的时间为212 s,是软件运行同样次数所用时间(341 s)的62%,FPGA加速明显。     

信号检测中存储控制模块的FPGA设计及实现

文中从MSK跳频信号检测中存储控制模块的FPGA实现入手,分析了如何从存有信号和噪声的存储器中读出一段需要的数据,给出了其FPGA实现方法,并对该方法在实现中所用到的技巧及其在其他领域所具有的适用性作了说明.     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.