针对MUX-LUT混合结构的FPGA工艺映射算法研究

针对具有MUX-LUT混合结构的FPGA芯片，提出一种对其进行工艺映射的面积优化映射算法．该算法的内容包括逻辑门电路到MUX网络的转换方法，MUX网络到FPGA芯片逻辑单元的映射方法．文中算法采用模式匹配的方法除去电路中的冗余MUX，以减少映射结果的面积开销．应用测试电路分别对该算法和Xilinx的Foundation系统对XC4003E芯片的工艺映射结果进行了比较测试，并给出了测试结果。     

基于区域重组的异构FPGA工艺映射算法

传统异构FPGA工艺映射算法一般不打破实现专用功能和查找表功能的子网表之间的层次边界,因而缩小了映射的优化空间.为此提出一种利用区域重组打破单元间层次边界的异构FPGA工艺映射算法.首先利用贪心策略实现FPGA多单元的映射,即优先使用性能好的专用功能单元;然后利用标记锥实现子网表之间的区域重组,打破专用功能单元和查找表之间的层次边界,减小了映射结果的面积和延迟开销.实验结果表明,与公认的ABC中的工艺映射算法相比,该算法能平均减少逻辑单元面积12.2%,减少电路关键路径延时2.5%.     

一种基于图模式匹配的逻辑单元映射算法

基于数学中图模式匹配的概念,根据电路特征在于图同构算法中加入图约束条件,研究了针对不同结构的FPGA逻辑单元都能适用的映射算法FDUMap．实验中应用FDUMap将测试电路映射到不同的逻辑单元中,该算法比现有的专用的逻辑单元映射算法通用性更好,而平均性能上仅相差3％。     

Library-free映射在电路面积优化中的应用

针对基于单元库映射中因单元电路已预先设计且在映射中不可改变,进而影响电路面积优化的问题,利用Library-free映射中单元电路可以根据相应约束动态生成的特点,提出基于Library-free映射的电路面积优化算法.首先提出利用逻辑努力和逻辑函数表达式实现单元电路面积估算的方法;然后提出以电路面积优化为导向的电路覆盖搜索算法,使得在Library-free映射中,选择有利于电路面积优化的动态单元电路实现电路面积优化.用MCNC电路的测试结果显示,相比于ABC优化工具,该算法在电路面积优化上可以得到更好的结果.     

基于对可编程逻辑块建模的FPGA通用装箱算法

装箱是FPGA工艺映射中的最后一步流程。该文提出了一种全新的对FPGA可编程逻辑块进行功能级建模的方法，并给出了基于此建模的通用性装箱算法FDUPack。实验中应用该建模方法对几种不同类型的FPGA的逻辑块进行建模，并使用装箱算法将大量的测试电路装箱到这些不同的逻辑块中，经过与已有的针对某一特定结构的装箱算法比较，该算法体现了很好的通用性。     

针对ALM结构FPGA的改进工艺映射算法研究

本文分析了已有的工艺映射算法对新型ALM结构FPGA的不适应性,提出了针对ALM结构FPGA工艺映射的改进算法。该算法主要包括预处理、DAG图分解算法、黑盒边界处理三个部分。     

一种适于实现Datapath电路的FPGA逻辑模块

提出一种适于实现数据通路的FPGA逻辑模块。每个模块包括4个基于全加器的逻辑单元。逻辑单元分为组合和时序两部分：组合部分以1位全加器为基础,有两个输出端,这两个输出端在必要时可以合并在一起以实现功能更复杂的单输出函数;时序部分基于可配置的D型触发器。逻辑单元在结构上保证了电路的高速性。工艺映射的实验结果显示,在实现数据通路中的常用电路时,新逻辑单元比基于LUT的FPGA单元平均大约节省75%的MOS管数。     

CSPack:采用CSP图匹配的新型装箱算法

现代FPGA芯片可编程单元的日益复杂化对装箱提出了更大挑战,为了使依赖硬件结构的装箱过程不断适应芯片结构变化的过程,提出一种基于CSP图匹配的装箱算法CSPack.用配置库来描述芯片可编程逻辑块的各种电路功能,根据配置库并利用CSP图匹配算法进行电路匹配,找出满足约束的子电路,并以指令的形式将子电路映射到可编程逻辑块内.该算法已经应用于复旦大学自主研发的FPGA芯片FDP2008软件流程的装箱模块中,且针对不同芯片系列只需修改描述芯片功能配置的文件就能实现装箱.实验结果表明,与T-VPack算法相比,CSPack算法在时序性能上提升了6.1%,同时可减少1.4%的芯片占用面积.     

基于DSP Builder的并行中值滤波算法的设计与实现

研究了一种适合采用现场可编程逻辑(FPGA)消除图像随机噪声的算法以及用DSP Builder实现该算法的硬件电路设计.结合FPGA并行计算的特点,采用滑动窗口和模块化设计思想,对常规中值滤波算法的结构进行改进,提高了算法的运算速度,简化硬件结构.通过仿真和FPGA验证结果表明,该算法可以有效消除图像随机噪声,同时处理延时短,可以满足嵌入式系统的实时性要求.     

基于层次化重复单元的FPGA结构描述方法

针对具有多种逻辑块和互连线结构的现代主流现场可编程门阵列(FPGA),给出一种通用的FPGA结构描述方法.根据FPGA硬件版图由几类重复单元在水平和垂直方向复制拼接而成的特点,提出基于层次化重复单元的FPGA结构模型,在该模型的基础上,通过定义一套完整的语法来描述FPGA.实验结果表明,该方法能正确描述FPGA硬件信息,并配合FPGA软件系统正常工作,具有结构通用和描述文件小的优点.