基于CPLD／FPGA的AES算法混合流水实现

在加解密算法的硬件实现中,使用流水线结构可以显著地提高加密解密速度,但是由于这类结构并不适合于大多数的反馈模式,因而此类结构在当前密码学中的应用较少。为此,该文采用一种补偿手段,基于交叉CBC(Interleaved Cipher Block Chaining)模式,以混合流水结构成功地实现了AES(Advanced EncryptionStandard)的算法。该方案允许并行处理4个数据块(称为一次加密或解密),同时两次加密或解密之间还可实现部分并行。该方案在EP20k300EBC652-1(Ateral公司产品)上已得到成功验证。     

一种新的加密标准 AES

AES是一种新的加密标准，它是分组加密算法，分组长度为128位，密钥长度为128bits、192bits、256bits三种，分别称为AES－128、AES－192、AES－256。本文介绍了AES的加密算法的加密过程，函数定义，密钥扩展过程。     

基于AMBA总线的AES算法设计

描述了基于AMBA（高级微控制器总线架构）总线的AES（高级加密标准）算法硬件设计。AES算法采用状态机实现,具有4种工作模式、支持2种密钥以及AHB（高级高性能总线）。采用实验室的SEGPS平台对设计进行仿真验证,并与采用C＋＋语言实现的AES进行比对验证。最后,选用FPGA（现场可编程门阵列）进行综合,结果显示,可工作最高频率为140．1MHz,占用逻辑单元的资源为6977,数据吞吐率最高为351．65Mbit／s。     

基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

智能卡嵌入式AES/Rijndael协处理器设计

早期的智能卡普遍采用DES(Data Encryption Standard)来进行数据的加/解密,但其安全性已无法满足网上交易和其它一些需要高加密强度的场合.AES即将替代DES成为新的公开的FIPS(Federal Infomation Proces sing Standard,联邦信息处理标准).文中给出一种适合在智能卡上实现该算法的方案.     

嵌入式AES加密存储器的硬件实现

本设计主要介绍一种基于FPGA的AES硬件加密系统,实现电子数据的加密及存储。文中详细说明了AES加密算法的FPGA架构,AES核心算法的接口时序设计,AES加密存储器的硬件设计以及算法验证。硬件加密较之软件加密有实时性高、数据量大以及性能好的特点。FPGA开发周期短的特点与AES灵敏性好、实现效率高、安全性能高的优势相辅相成,为需要保密的电子数据提供更加可靠的保证。     

AES算法的高速实现

文章简要介绍了新的高级加密标准AES算法(Rijndael)的加密解密流程，分析了该算法自身的特点。解开了算法内部的轮循环，代之以流水线的方式实现。而且还分析了每次轮操作的内部过程，对轮操作内部的执行进行合并和简化，从而高速实现了AES算法的加密和解密。     

一种抵抗侧信道攻击的AES算法协处理器架构设计

首先深入剖析了AES算法的S盒的设计结构,提出将有限域GF(2⁸)域上的求逆运算通过同构映射转换到GF(((2²)²)²)复合域上进行,降低了计算的复杂程度,满足了智能卡芯片对面积和功耗的要求。在此基础上,提出了随机掩码、随机伪轮二种安全思想和实现策略来抵御对AES算法的侧信道攻击,并完成AES算法协处理器的整体电路结构的设计。最后,基于该算法架构进行代码设计、功能仿真和流片验证,证明了该方案的正确性和优越性。     

AES密码算法S盒的线性冗余研究

本文借助有限域上的迹变换,证明了有限域GF(2ⁿ)上的幂双射x^k的坐标函数的非零线性组合都线性等价,且等价变换共有2ⁿ-1个;证明了AES算法的S盒的坐标函数的非零线性组合都线性等价,且在添加0元后,本文构造的坐标函数的给定线性组合到其它线性组合的等价变换全体构成{0,1}^<em>n同构的群.本文还给出了AES算法的S盒的最低坐标函数到其它坐标函数的等价变换,它们构成了等价变换群的一组基.本文还证明了Fuller J和Millan W构造的等价变换之和都不再是坐标函数的线性组合之间的等价变换.     

基于无线传感网络的AES协处理器设计

无线传感器网络中大部分节点采用电池供电,面积、功耗成为重要的参数.在兼顾速度,功耗情况下设计了一种低成本的AES协处理器.加解密过程中采用复用和共享技术,获得了一个低成本的AES结构,在整个结构中只利用了4个S盒,并采用DSE结构实现S盒,降低了电路功耗.基于Virtex Ⅱ Pro FPGA芯片(90nm工艺技术)实现该结构,消耗面积仅约34k门;在130MHz工作频率下,128位加密的数据吞吐率达到0.67Gb/s.与同类设计相比,该处理器在可接受的吞吐率、功耗下取得了低成本优势,可应用在无线传感网络(WSN)节点芯片中.     

一种AES密码算法的硬件实现

介绍了一种适用于较小面积应用场合AES密码算法的实现方案。结合该算法的特点,在常规轮变换中提出一种加/解密列混合变换集成化的硬件结构设计,通过选择使用同一个模块,可以实现加密和解密中的线性变换,既整合了部分加/解密硬件结构,又节约了大量的硬件资源。仿真与综合结果表明,加/解密运算模块面积不超过25000个等效门,有效地减小了硬件实现面积,同时该设计方案也满足实际应用性能的需求。     

基于冗余有限域算术的AES S盒高效故障检测方案

为使AES S盒的多奇偶校验故障检测方案具备预期故障检测能力,提出了由预期故障覆盖率确定预测奇偶总数的参数计算模型.根据模型确定的预测奇偶总数,为基于冗余有限域算术的S盒定制了两种多分块多奇偶校验的故障检测方案.推导优化了各分块预测奇偶计算公式,并通过穷举搜索找到了使整个电路结构最优的多项式系数与映射矩阵.仿真结果表明两种方案的随机多故障覆盖率均约为97%,验证了参数计算模型的有效性,突发故障覆盖率分别约为61.8%、76.3%,优于已有文献中大部分故障检测方案.综合结果表明,对比于已有文献中具有相似故障检测能力的故障检测S盒电路,所设计电路的面积-延时积最小.     

高级加密标准AES在JCE加密构架下的实现

为了解决DES等旧的加密算法已经走向衰落的情况,分析了高级加密标准(AES),AES是美国国家标准和技术研究所(NIST)选定的一种高强度加密算法.文中探讨了将椭圆曲线加密(ECC)和AES混合的加密方法,并说明了加密流程.进一步在JCE框架下实现了对AES加密算法的Java安全结构扩展.最后,总结了该方法的优点.     

基于51核的AES算法高速硬件设计与实现

为提高算法的效率,降低密钥运算的复杂度,提升密钥抵抗强力攻击和时间攻击能力,提出一种AES的算法方案。阐述了AES算法原理及片上系统执行AES的工作流程,基于8051软核AES算法IP原理、设计流程以及硬件模块的实现方案,并给出了效率分析及在硬件平台上的验证结果。仿真结果显示,用查表法实现AES,其IP核具有高效性,并可为密码SoC产品的开发体统算法引擎支持。相比较于以往的算法模型,该方案用少量面积换取速度,大幅提高了算法的效率,因此具备良好的应用价值。     

AES协处理器IP核的设计与实现

用Verilog语言设计了一种AES加密解密协处理器,并利用Xilinx公司的ISE8．2i软件和Spartan-3系列的FPGA对其进行验证和优化。本设计使用了少量的资源达到了比较高的数据吞吐量,形成可重用的AES加密解密协处理器的IP核。     

基于增强型延时感知CSE算法的AES S盒电路优化设计

针对高级加密标准（AES）S-盒优化,提出了一种增强型延时感知公共项消除（CSE）算法.该算法能够在不同延时约束条件下优化多常数乘法运算电路,并给出从最小延时到最小面积全范围的面积-延时设计折中.采用该算法优化了基于冗余有限域算术的S盒实现电路,确定了延时最优、面积最优的两种S盒构造.实例优化结果表明所提出算法的优化效率高、优化结果整体延时小.所设计的S盒电路基于65nm CMOS工艺库综合,结果表明,对比于已有文献中S盒复合域实现电路,所提出面积最优S盒电路的面积-延时积最小,比目前最小面积与最短延时的S盒组合逻辑分别减少了17.58%和19.74%.