SOC的可测性设计策略

通过一则设计实例研究SOC(System On Chip)的可测性设计策略;15针对系统中的特殊模块采取专用的可测性策略,如对存储器进行内建自测试,对锁相环测试其性能参数等;其它模块采用基于ATPG(Automatic Test Pattern Generation)的结构化测试方法进行测试,同时设计一些控制模块优化测试结构;经验证,应用这些策略,在满足了功耗和面积要求的前提下,系统总测试覆盖率达到了98.69%,且具有期望的可控制性和可观察性;因此在SOC设计中应灵活采用不同测试策略,合理分配测试资源从而达到预期的测试效果。     

基于嵌入式内核SOC IDDQ可测试设计方法

由于电路门数增大和晶体管亚阈值电流升高，导致电路的静态漏电流不断升高，深亚微米工艺SOC(系统芯片)IC在IDDQ测试的实现方面存在巨大挑战．虽然减小深亚微米工艺亚阈值漏电开发了许多方法，如衬底偏置和低温测试，但是没有解决因为SOC设计的规模增大引起漏电升高的问题．首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念．然后制定了一系列适合于SOC的IDDQ可测试设计规则．最后提出了一种通过JTAG指令寄存器控制各个内核电源的SOC IDDQ可测试设计方法．     

SoC可测性技术研究

超深亚微米工艺和基于可复用嵌入式IP模块的系统级芯片(SoC)设计方法使测试面临新的挑战,需要研究开发新的测试方法和策略.介绍了可测性设计技术常用的几种方法,从芯核级综述了数字逻辑模块、模拟电路、内存、处理器、第三方IP核等的测试问题,并对SoC可测性设计策略进行了探讨,最后展望了SoC测试未来的发展方向.     

基于边界扫描的星载计算机可测性设计

叙述了可测性设计（Design For Test／Testability，DFT）的概念和常见方法，其中边界扫描技术是目前应用最为广泛的可测性设计方法。本文在对边界扫描技术的基本原理予以介绍后，结合星载计算机的特点设计了一种基于边界扫描的可扩展的层次化可测性设计结构，能够通过边界扫描进行芯片级、板级乃至系统级的测试。     

双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

系统级的可测性设计

随着IC设计的不断发展，SoC由于其可重用性而被广泛应用，这使得可测性设计（DFT）也被提高到系统级的高度。从顶层模块考虑，必须对不同模块采用不同的测试策略，合理分配测试资源。该文通过实例，提供了一种可行的系统级DFT方案。     

针对多时钟扫描测试的可测性设计方法

在数字集成电路设计和生产中，基于扫描的测试方法是重要的可测性设计(design-for-test)技术．在多时钟的扫描测试设计中，不同时钟域之间信号的交叉会增加测试矢量的数目，从而增加了测试的成本．采用新的可测性设计方法，在扫描测试时用多路选通器隔断时钟域之间的交叉信号，使得原来处于不同捕获时钟组的时钟被分配到相同的时钟组中，在故障覆盖率基本不变的同时，减少测试矢量，降低测试成本．经实验验证，文中新的可测性设计方法可以明显地减少测试矢量数目，而且便于在RTL级加入。     

基于微处理器的可测性设计

由于微处理器结构复杂，测试困难，作者在微处理器设计中插入内建自测试（BIST）电路，对指令译码部件的可编程逻辑阵列（PLA）电路和执行部件的控制只读存储器（CROM）电路进行测试。模拟结果表明，微处理器可分别在测试模式与正常工作模式下运行。在测试模式下，微处理器芯片中近40％的晶体管可用自检办法解法。     

ASIC的可测性设计

随着ＶＬＳＩ的发展，可测性将成为芯片设计的主要依据。本文论述了ＡＳＩＣ可测性设计的三种方法，并对三种方法作出了比较，最后给出了一个实用的可测性设计环境下ＴＥＮ。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

系统芯片IP核透明路径构建中的可测性分析

系统芯片的设计方法为测试技术带来新挑战。知识产权模块（IP核）测试访问机制成为测试复用的关键。构建IP核透明路径会对电路的故障覆盖率产生影响。基于门级透明路径的构建方法,通过分析插入电路的控制门和多路器的激活和传播条件,对路径构建对于IP核单固定型故障覆盖率的影响进行分析,给出可测性条件和故障覆盖率的计算公式,无需故障仿真即可估计构造透明路径后电路的故障覆盖率。通过故障仿真实验,证明该故障覆盖率的分析和计算方法是有效的。     

基于充分度的可测性设计理论研究

针对工程中各种可测性设计方法与规定的诊断要求间缺乏定量关系,造成一定的设计的盲目性等问题,以产品的故障模式集及其相关特性为基础,界定了充分度的概念,构建了充分度的数学模型,并将其与目前工程中常用的故障检测率/故障隔离率要求建立了定量关系,提出了一套以充分度为基础的可测性设计理论,并且给出基于该理论的可测性设计流程.     

基于可测试性设计的测试综合技术初探

本文从可测试性设计的角度出发,讨论了测试综合技术的必要性,以及测试综合的方法与步骤。     

基于IP核技术的SoC设计

随着集成电路的发展,基于IP(Intellectual Property)核的设计方法成为片上系统设计的必然之选。IP核的建模不仅有助于重复使用而缩短设计周期,还能增强设计的安全保护。因此,迅速将知识产权(IP)硬化并建立精确的实现模型,是设计基于IP核技术的系统芯片(System onChip,SoC)的必要条件。     

基于WISHBONE的SoC接口设计

本文讨论了WISHBONE体系结构及其在SoC中的应用,并描述了在TS-1嵌入式微处理器中WISHBONE的设计与实现技术。     

基于模板的SoC结构自动划分方法

针对SoC芯片设计中的系统划分问题,提出一种面向应用的系统结构自动划分方法--基于模板的系统划分方法,并开发了系统划分工具--TBPS.基于模板的系统划分方法通过提取应用描述中的相似结构,并使用相似结构划分系统,最终得到一个尽量复用的系统结构.系统的相似结构划分采用遗传算法实现最优覆盖的搜索,并使用贪婪算法实现资源配置和任务调度.与已有的在系统划分中事先设定目标结构方法不同,文中方法可以根据应用的特点自动生成划分的结构.采用该方法及TBPS实现了应用描述到系统结构的自动划分.实验结果表明了TBPS对数据处理为主的应用划分的有效性.     

软件的可测试性设计

软件产品开发规模的扩大和数量的增长迫切需要找到一种方法来增加软件测试的有效性。可测试性设计可以增强软件的可测试性,降低测试的强度。该文讨论了软件可测试性的特征和影响软件测试的因素,以及改进软件可测试性设计的几种方法。建议在软件开发的整个周期中融入软件的可测试性的设计。     

基于SoC的嵌入式DRAM存储器内建自测试设计

内建自测试(Built-in Self Test,BIST)是测试片上系统(System on- Chip,SoC)中嵌入式存储器的重要技术;但是,利用BIST技术采用多种算法对嵌入式存储器进行测试仍面临诸多挑战;对此,提出了一种基于SoC的可以带有多种测试算法的嵌入式DRAM存储器BIST设计,所设计的测试电路可以复用状态机的状态,利用循环移位寄存器(Cyclic Shift Register,CSR)产生操作命令,利用地址产生电路产生所需地址;通过对3种BIST电路支持的算法,全速测试,面积开销3个方面的比较,表明提出的嵌入式DRAM存储器BIST设计在测试时间,测试故障覆盖率和测试面积开销等各方面都取得了较好的性能.