一种开关电容积分器的设计

在数字转换系统中，广泛采用了开关电容电路。本文针对∑ΔADC的应用，提出了一种CMOS开关电容积分器的设计。仿真表明，其性能可以完全满足实际应用。     

一种新型的12位SAR ADC设计

设计了一种12位精度,200 kS/s采样率的逐次逼近型模数转换器(SAR ADC)。针对传统的电容开关切换算法的大电容面积和高功耗,采用一种新型的电容开关切换算法,提高了转换精度,降低了功耗。此外,比较器电路采用一种全差分动态比较器和静态预放大比较器分时工作的方法,进一步降低了功耗。基于TSMC 0.18μm CMOS工艺,对电路进行了设计和仿真。仿真结果表明,在采样率为200 kS/s时,信号噪声失真比(SNDR)为70.94 dB,有效位数(ENOB)为11.49位,功耗为22μW,优值系数(FOM)为38.2 fJ/(Conversion·step)。     

一种改进的流水线ADC开关电容电路

为降低流水线模数转换器(ADC)中跨导运算放大器(OTA)设计要求,在分析已有开关电容电路(SC)误差消除技术和流水线ADC误差源的基础上,提出一种改进的流水线ADC开关电容电路及与其匹配的OTA设计方案.采用交又差分结构,对虚地电容进行了修正,并将电容失配参数在系统传输函数中消去,使开关电容电路对OTA的增益误差要求降低,并使其瞬态功耗下降.采用CMOS 0.18üm工艺设计了一个分辨率为8位、取样速率200 MHz的ADC作为验证原型,仿真结果表明,该优化结构符合ADC电路高速低功耗要求,可作为信号前端处理模块应用到模数转换电路中.     

应用于CMOS图像传感器的低功耗电容缩减循环ADC

提出了一种应用于CMOS图像传感器的低功耗电容缩减型循环ADC。该ADC在最高有效位(MSB)量化结束后,采样及反馈电容值减为之前的一半,使ADC中开关电容电路的功耗相应减少。同时该ADC在采样阶段应用运放消失调技术,对运放失调电压的敏感度降低。在0.18μm CMOS工艺下应用该结构设计了一个11 bit、833 kS/s的循环ADC。Spectre仿真表明,该ADC的信噪失真比(SNDR)为64.49 dB,无杂散动态范围(SFDR)为68.38 dB,在1.8 V电源电压下的功耗为270μW。与传统结构相比,该ADC的功耗降低了32%。     

基于FPGA的低零漂数字积分器

针对模拟积分器存在的零点漂移、非线性误差和电容泄漏等问题,通过对积分器实现的形式及误差的分析.设计了基于现场可编程门阵列(Field Programmable Gate Array)技术的低零漂数字积分器;主要思想是通过模拟开关切换将输入信号交替反向,再用FPGA将其还原累加,进而达到扣去噪声,减小零漂的目的;实验结果表明基于FPGA的数字积分器具有极低的零漂和较好的线性,适合于托卡马克装置放电实验中诊断信号的测量.     

一种应用分段式电容阵列的20 MS/s 10-bit SAR ADC

设计了一个10位分辨率，20 MS/s采样率的逐次逼近型模拟数字转换器(SAR ADC)。该电路通过采用分段式电容阵列设计，缩短了量化过程中高位电容翻转后所需要的稳定时间，从而提高了量化速度。此外，还提出了一种新颖、高效的比较器校准方法，以较低的成本实现了比较器失调电压的抑制。该ADC芯片基于180 nm CMOS工艺设计制造，核心面积为0.213 5 mm²。实际测试结果表明，在1.8 V电源电压、20 MS/s采样频率下，该ADC的信号噪声失真比(SNDR)达到了58.24 dB。     

高精度SC PIPELINED ADC预放大锁存比较器的分析与设计

提出了一种应用于开关电容流水线模数转换器的CMOS预放大锁存比较器。比较器采用了交叉耦合负载、PMOS/NMOS比例优化和电容中和技术。该结构大幅提高了比较器的速度并有效抑制了回馈噪声,减小了失调电压,可以作为Flash ADC应用于高精度开关电容流水线ADC。     

六阶级联∑-△调制器的行为级建模

本文基于Matlab Simulink的环境下构建了一个3级6阶(2-2-2)的开关电容∑-△调制器的行为级模型,在考虑了非理想因素(包括时钟抖动、噪声、有限增益、有限带宽、压摆率、饱和电压等)的条件下,对其待性进行分析研究.仿真结果表明:该调制器在采样速率为51MHz时,信噪比为90dB,有效位数达到14bit.     

一种增益增强型套筒式运算放大器的设计

设计了一种用于高速ADC中的全差分套筒式运算放大器。从ADC的应用指标出发,确定了设计目标,利用开关电容共模反馈、增益增强等技术实现了一个可用于12bit精度、100MHz采样频率的高速流水线(Pipelined)ADC中的运算放大器。基于SMIC0.13μm,3.3V工艺,Spectre仿真结果表明,该运放可以达到105.8dB的增益,单位增益带宽达到983.6MHz,而功耗仅为26.2mW。运放在4ns的时间内可以达到0.01%的建立精度,满足系统设计要求。     

△式ADC前端特性与应用特点分析

论文通过研究△调制和△调制的演变过程,深入分析了△式ADC调制前端的过采样原理、噪声产生原因以及电路的噪声成形滤波作用,同传统的奈奎斯特频率采样的ADC相比,归纳出八条应用特点。合理运用这些特点,可以优化辅助电路的设计,使系统整体性能最优。     

基于Ansoft仿真分析的SSN解决方案探讨

利用Ansoft公司的设计仿真工具,结合具体电路对部分电源分配系统进行了优化设计,重点研究了对SSN(同步开关噪声)的抑制。对采用传统的加退偶电容方法提高其高频特性和高阻抗电磁表面(EBG)结构应用到具体电路设计中减小同步开关噪声(SSN)进行了比较,结果证明,采用EBG结构比传统单纯加去耦电容效果更佳。     

Σ-△式ADC前端特性与应用特点分析

论文通过研究△调制和Σ-△调制的演变过程,深入分析了Σ-△式ADC调制前端的过采样原理、噪声产生原因以及电路的噪声成形滤波作用,同传统的奈奎斯特频率采样的ADC相比,归纳出八条应用特点.合理运用这些特点,可以优化辅助电路的设计,使系统整体性能最优.     

数字化开关电容滤波技术应用

介绍了数字化开关电容滤波技术,并设计了可以通过改变开关时钟频率来自由调整中心频率的开关电容带阻滤波器,使中心频率具有很高的精度和稳定度。提出的抗混叠滤波技术能有效消除高频混叠和噪声干扰。在中心频率为200Hz,Q值为3的条件下,陷波深度可达到29dB。     

高阶∑△ADC中的抽取滤波器的设计

从电路实现和降低功耗的角度出发,优化并改进了梳状滤波器结构,同时设计了 FIR 补偿滤波器对其通带衰减进行补偿,通过合理的硬件电路安排来节省面积、提高速度,最终完成了高阶∑△ADC 中的抽取滤波器的设计。经过 Matlab 仿真,该滤波器阻带衰减为-65dB,通带纹波为±0.05dB,过渡带为0.454fs～0.583fs,经过 VerilogXL 和系统验证,该滤波器完全满足∑△ADC 的系统要求。     

一种适用于高速CMOS图像传感器中的采样保持电路设计

设计了一种适用于高速CMOS图像传感器中积分器阵列的采样保持电路.在采样保持电路的保持路径中采用一种抑制衬底偏压效应的T型开关,取代传统的CMOS传输门开关,可以抑制衬底偏压效应带来的阈值变化,保证开关导通电阻的线性度,同时由于在开关设计中引入了T型结构,减少高速输入下寄生电容引入的信号馈通效应,可以实现更为优化的关断隔离.基于SMIC(中芯国际)0.13 μm标准CMOS工艺设计了一个适用于高速采样积分器阵列中的CMOS采样保持电路.Cadence Spectre仿真结果表明在输入信号达到奈奎斯特频率时,电路信噪失真比(SINAD)达到了85.5 dB, 无杂散动态范围 (SFDR)达到92.87 dB,而功耗仅为32.8 mW.     

一种八阶开关电容带通滤波器的设计

采用数模混合CMOS工艺,设计了一种八阶开关电容带通滤波器以及辅助的低通抗混叠滤波器和平滑滤波器。仿真结果表明设计的开关电容滤波器实现了中心频率57KHz,通带增益20dB,3dB带宽3KHz,阻带衰减35dB。设计的开关电容滤波器在一款RDS解调芯片中成功实现了RDS信号的中频选择功能。     

一种基于伪C-2C混合结构DAC的低功耗SAR型ADC

针对传统SAR ADC电容面积大、功耗高的问题,提出一种基于伪C-2C混合结构DAC的10位低功耗SAR ADC。设计基于SMIC 0.18μm CMOS工艺,采用伪C-2C与权重电容混合结构来降低整个DAC所需的单位电容数和ADC的功耗;使用一种新型的单边开关切换策略来降低DAC的非线性,进一步降低功耗。以栅压自举开关作为采样开关来提高电路线性度;通过无预放大动态比较器保持ADC的静态功耗为零,并对传统的动态比较器进行优化,使其在无预放大的情况下具有较小的输入噪声。采用异步时序逻辑使ADC在低功耗的同时保持较高的转换速率。电路在Cadence平台进行仿真验证,仿真结果表明,DAC电容阵列线性度及比较器精度符合ADC应用需求,整体电路实现逐次逼近功能,在7.7MS/s的采样速率下,平均功耗仅为96μW。     

用于高速CMOS图像传感器的电容复用型循环ADC

设计了一种用于高速CMOS图像传感器的列并行标志冗余位(RSD)循环式模/数转换器(ADC)。该ADC在每次循环中采样和量化输入信号同步进行,速度比传统的循环式ADC提高了1倍。利用电容复用技术,对于像素输出信号的相关双采样(CDS)操作和精确乘2运算,将仅使用1个运放和4组电容来实现,减小了芯片面积。通过0.18μm标准CMOS工艺完成了ADC电路设计和仿真。SPICE仿真结果表明,在4 MS/s的采样速度和1.8 V电源电压下,ADC的SNDR达到55.61 dB,有效位数为8.94 bit,功耗为1.34 mW,满足10 bit精度高速CMOS图像传感器系统的应用要求。     

∑-△模数转换器基本原理及应用(2)

<正> 实际上,模拟滤波器对输入信号具有低通滤波作用,而对噪声分量具有高通滤波作用,因此可将调制器的模拟滤波器的作用看作一种噪声整形滤波器,整形后的量化噪声分布见图7(a).正如一般的模拟滤波器,滤波器的阶数越高其滤波性能越好.因此高阶∑-△调制器得到广泛应用,图8是二阶∑-△ADC原理框图.图9给出了∑-△调制器的信噪比与阶数和过采样倍率之间的关系,其中SNR为信噪比,K为过采样倍率.例如,当K=64,一个理想的二阶系统的信噪比大约80dB,分辨率大约相当于13位的ADC.     

国产核心器件构建多通道模拟量采集系统的精度分析与设计

现代卫星驱动控制系统对模拟量的采集通道和采集精度的要求日益增高,而现有技术缺乏对系统采集精度的系统研究,导致核心器件国产化替代过程中经常出现采集精度无法满足预期的问题。针对该问题,对基于多通道模拟开关和开关电容模数转换器（ADC）构建的多通道模拟量采集系统的精度影响因素进行了系统研究,分别建立了系统静态误差和动态误差分析模型,为关键器件选型建立了理论依据,并通过基于国产16通道模拟开关和8通道12位开关电容ADC设计的128通道模拟量采集系统进行了验证。结果表明：该系统的绝对测量精度优于1.6mV,小于ADC自身引入的误差估算值1.883mV;说明基于静态误差和动态误差模型建立的核心器件选型依据对设计和改进多通道模拟量采集系统的测量精度具有普遍指导意义。