AES算法的FPGA实现

本文介绍了AES数据加密结构,以及相关的有限域的知识及简单运算,提出了一种用FPGA高速实现AES算法的方案,该方案设计的加密模块支持AES标准的三种密钥长度:128,192,256,支持ECB,CBC,CTR三种工作模式,即支持feedback和non-feedback两种模式,最后给出了本设计的性能指标.通过比较国内外相关测试数据,该方案在功能和速度(吞吐率)上均取得了较优的性能.     

高级加密标准AES算法的FPGA实现

介绍了AES数据加密结构,以及相关的有限域的知识及简单运算,提出了一种用FPGA高速实现AES算法的方案。AES加密算法密码模块作为安全保密系统的重要组成部分,其核心任务就是加密数据。AES以其高效率、低开销、实现简单等特点被广泛应用于密码模块的研制中。     

AES算法FPGA实现分析

该文介绍了标准AES算法工作流程,并给出了AES算法的具体FPGA实现设计方案。该方案是基于XILINX公司的VIRTEX-II XC2V1000芯片提出的。     

AES中有限域运算的优化及算法高速实现

介绍有限域的概念及Rijndael算法的结构，详细分析了算法中基于加法、乘法的运算过程，为使运算更适合在FP—GA平台实线，可使用一些技巧达到优化目的。详细阐述了使用FPGA高速实现运算关键部分的设汁思路。针对FPGA设计中对速度与面积两项指标的不同要求，给出了两种设计方案。最后，给出算法在FPGA实现方式下的性能比较。     

基于FPGA快速AES算法IP核的设计与实现

用硬件实现数据加密过程比软件实现更具有优势,已成为信息安全的主流方向。数据传输速度则是加密系统的一个重要指标。文章基于FPGA采用流水线技术和优化设计,提出了一种更高效的AES算法IP核的设计方法。在使用较低时钟频率的情况下,获得了更大的数据吞吐量和更快的传输速度。     

AES中有限域运算的优化及算法高速实现

介绍有限域的概念及Rijndael算法的结构,详细分析了算法中基于加法、乘法的运算过程,为使运算更适合在FPGA平台实线,可使用一些技巧达到优化目的.详细阐述了使用FPGA高速实现运算关键部分的设计思路.针对FPGA设计中对速度与面积两项指标的不同要求,给出了两种设计方案.最后,给出算法在FPGA实现方式下的性能比较.     

全通用AES加密算法的FPGA实现

针对高级加密标准（Advanced Encryption Standard,AES）算法需要兼容不同工作模式以及不同密钥长度的加密需求,提出全通用AES加密算法。该算法通过设计可调节密钥扩展模块和模式选择模块,实现128/192/256位宽的加密,支持ECB/CBC/CFB/OFB/CTR 5种工作模式。基于Xilinx公司的XC7VX690T FPGA综合仿真,资源消耗为1 947 Slices,最高工作频率为348.191 MHz。     

AES算法分析与实现

Rijidael算法成为AES的正式算法,从此代替DES成为新的加密标准,将在实际生活中得到广泛的应用。本文从其算法的实现过程,结构以及潜在安生性进行分析,并介绍了AES算法的软件和硬件上的实现。最后对AES算法作了简单的评价。     

AES—Rijndael算法综述

今年夏天,美国NIST将颁布新的数据加密标准,比利时的Joan Daemen和Vincent Rijmen提交的Rijndael算法作为AES(Advanced Encryption Standard)将被美国政府和团体广泛用作为2001年以后的加密敏感性信息的标准。其实,早在1997年NIST就公开征求AES作为2001年以后的数据加密标准,同时提出了对AES的几点要求,此项举措得到世界密码界的积极响应。AES征集通告发出之后,许多国家、企业和个人提出了自己的方案。1998年8月,AES召开第一次候选会,确定15个算法入围;1999年3月,AES召开第二次候选会,有5个算法入围;2000年10月,NIST选出Rijn-dael作为AES,可以说Rijndael算法代表国际上分组加密算法的最高水平。2001年2月28日颁布FIPS-AES草案,2月29日起,NIST开始为期90天的公众评论,正式的AES将在今年夏天颁布。     

AES加密算法的FPGA优化实现

详细阐述了AES算法的硬件语言实现过程,并提出了一种优化方法,在对AES算法优化的实现过程中,将密钥扩展模块与轮加模块合并实现,并结合SDK平台的控制来完成加密算法,最后,进行了FPGA硬件实现与资源利用对比实验,验证了算法的正确性和优越性。     

基于FPGA的AES-128密码算法实现研究

介绍了AES算法的流程,以及基于Stratix系列FPGA实现AES-128加解密算法的设计思路和优化措施。和未优化前的设计进行比较,证明了设计方案的有效性。     

高速可配置Rijndael算法的设计与实现

针对网络通信的安全要求,给出了在集成电路设计中实现Rijndael算法的高吞吐率解决方案。对算法实现进行了优化,具有支持密钥长度和数据长度的可变选择与组合配置,加密和解密工作通道完全独立,全双工安全高速通信等特点。已通过了FPGA的验证与电路实现。通过对比分析综合仿真结果,该实现相对于目前已知的实现方案在性能和速度上具有很大的优势。     

类AES分组密码统一框架及其FPGA实现

通过将AES算法模块化、运算一般化,给出了类AES算法的统一框架。在此框架下不仅可以同时实现AES的加密、解密,而且可以通过外部参数动态设定分组算法,使得密码算法的使用更加灵活、安全。给出了算法的FPGA实现。结果表明设计方案可行,速度较高。     

基于FPGA的低成本AES IP核的设计与实现

用硬件实现数据加密已成为信息安全的主流方向.本文提出了一种基于FPGA的低成本的AES IP核的实现方案.该方案轮内部系统资源共用,减少了系统资源的占用.输入密钥与输入数据复用8位数据总线,减少了硬件的接口数量.采用VHDL语言编程,利用QUARTUS Ⅱ 7.0进行了综合和布线,并进行了板级验证.器件采用CYCLONE Ⅱ EP2C35F672,占用25个引脚,实验测试表明在50MHz时钟频率下可以进行加密解密操作.     

Rijndael扩展算法及其FPGA实现

本文探讨了长度大于256比特明文和密钥的Rijndael密码扩展算法,提出了一种增强扩展密钥安全性的方法,介绍了Rijndael算法的FPGA模块的硬件实现。