基于硅通孔绑定后三维芯片测试调度优化方案

三维芯片(3D-SIC)通过硅通孔TSV技术实现电路的垂直互连,有效提高了系统集成度和整体性能。由于三维芯片测试中,用于测试的引脚数和TSV数目以及测试时功耗的限制都对测试时间有很大的影响,拟提出一种装箱问题思想的测试方案,针对每层只有一个晶片的"单塔"结构和每层有多个晶片的"多塔"结构进行测试调度优化。该优化方案在控制测试引脚数、测试TSV数目与测试功耗的同时,能有效缩短测试时间。实验结果表明,与同类方案相比,在多种限制条件和不同结构中,都有着显著的优化结果。其中"单塔"最高优化45.28%的测试时间,"多塔"最高优化了27.78%的测试时间。     

3D SoC测试结构优化与测试调度的博弈模型

硅通孔技术是实现三维系统芯片的一种新兴的方法.而作为测试基础,测试访问机制和测试外壳则方便了三维系统芯片模块化测试,测试结构优化问题是研究的热点.提出基于博弈论的3D SoC测试结构优化技术,使基于核的三维系统芯片测试时间最少,TAM带宽最大,并且满足TSV数目约束.提出的方法利用二人合作博弈论方法的优点,对测试结构和测试调度问题进行建模,给出了基于博弈实现3D SoC测试结构优化的算法.用ITC02 SoC测试基准电路搭建成堆叠SoC,并在其上对提出的算法进行了模拟.实验结果显示,与之前的2D IC上开发的方法相比较,本文提出的测试结构优化与测试调度方法结果更优越.     

三维IP核绑定前后总测试时间的优化方法

为了减少三维IP（Intellectual Property）核绑定前和绑定后的测试总时间,提出了一种测试外壳扫描链优化方法。方法首先将三维IP核的所有扫描元素投影到一个平面上,用BFD算法将扫描元素分配到各条测试外壳扫描链,以减少绑定后的测试时间。再用提出的AL（Allocate Layer）算法将扫描元素分配到各层电路中,使得绑定前各条测试外壳扫描链的长度也能够平衡,以减少绑定前的测试时间和TSVs数量,并且AL算法能够使得各层电路所含的扫描元素总长度也尽可能的相等。实验结果表明,与国际上已有的方法相比,所提方法绑定前和绑定后的测试总时间减少了3.17%~38.18%,并且三维IP核各层电路所含的扫描元素总长度更加均衡。     

“绑定中测试”“多绑一测”方式对于测试过程的影响

随着半导体工艺水平的不断发展,3D芯片技术已成为一大研究热点。"绑定中测试"环节的提出对于芯片的测试流程有了新的要求。但是,"绑定中测试""一绑一测"的特点会使部分裸片被重复测试,从而带来测试时间的增加。从"绑定中测试"的过程出发,协同考虑测试功耗与"理论制造成本"对于"绑定中测试"的影响,提出"多绑一测"的测试流程。在此基础上提出相应的广度优先遍历算法,结合ITC’02电路的相关参数,体现本文思想在实际生产制造中的现实意义。     

时序敏感的3D IC绑定优化方法

工艺波动下3D IC的成品率受绑定策略的影响较大.为了减少不当绑定造成的成品率损失,提出一种基于关键通路时延的3D IC绑定优化方法.通过绑定前时延测量得到待绑定芯片各层的时序特性,利用不同层上的通路进行时延互补,使用"好"的芯片挽救"坏"的芯片;把最大成品率问题抽象成二分图的最大匹配问题,提出了分级和啮合两种绑定优化算法,采用增广路经算法进行求解.实验结果表明,相对于不考虑工艺波动的随机绑定方法,采用文中方法有效地提高了3D IC的成品率.     

一种部分流水的多塔三维SoC测试时间优化算法

针对硬晶片构成的多塔三维SoC绑定中测试,提出考虑测试访问机制、层间硅通孔数和测试功耗约束的测试时间优化算法。只要任意一种测试资源约束不满足待调度晶片测试,就依次释放最早结束测试的晶片测试资源,直到待调度晶片尽可能提前测试为止,以此实现该晶片与未结束测试晶片的部分流水。选用ITC02测试基准电路中的5种典型电路,手工搭建2种塔内包含子塔的多塔三维SoC。实验结果表明,与已有算法相比,提出的算法减少了空闲时间块,显著缩短了总测试时间;实验还发现,与增加TSV数相比,增大测试引脚数更能有效减少多塔三维SoC的总测试时间。     

三维芯片多层与多核并行测试调度优化方法

针对测试环节在三维（3D）芯片制造过程中成本过高的问题,提出一种基于时分复用（TDM）的协同优化各层之间、层与核之间测试资源的调度方法。首先,在3D芯片各层配置移位寄存器,通过移位寄存器组对输入数据的控制,实现对各层之间以及同一层的各个芯核之间的测试频率的合理划分,使位于不同位置的芯核能够被并行测试;其次,使用贪心算法优化寄存器的分配,减少芯核并行测试的空闲周期;最后,采用离散二进制粒子群优化（DBPSO）算法求出最优3D堆叠的布图,以便充分利用硅通孔（TSV）的传输潜力,提高并行测试效率,减少测试时间。实验结果表明,在功耗约束下,优化后整个测试访问机制（TAM）利用率平均上升16.28%,而3D堆叠的测试时间平均下降13.98%。所提方法减少了测试时间,降低了测试成本。     

SoC测试访问机制和测试壳的蚁群联合优化

针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoC Wrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题.     

3D SoC并行测试中TAM调度优化设计

提出了一种在功耗及测试并行性约束下三维片上系统（System on Chip,SoC）绑定中测试阶段并行测试的优化策略,通过最大限度地利用测试访问机制（Test Access Mechanism,TAM）资源,大大减少了测试时间,降低了测试成本。在3D SoC的测试过程中系统TAM资源十分有限,通过设计相应的测试外壳结构,对系统当前状态下空闲的TAM资源与待测芯核内部扫描链进行重新分配,使待调度的芯核提前进入测试阶段,减少了并行测试过程中的空闲时间块。在该结构基础上调整各芯核调度顺序,使测试过程满足各项约束条件。在ITC’02电路上的实验结果表明,在同样的功耗约束及测试并行性约束条件下,所提方法与现有方法相比更有效地降低了测试时间。     

“多塔”3D-SIC的量子粒子群测试调度方法

针对"多塔"结构的3D堆叠集成电路(3D-SIC)测试耗时很长的问题,提出一种基于量子粒子群优化的测试调度方法,以缩短测试时间.首先,构造初始粒子群用以表示初始可行解,产生具有量子行为的新粒子,并更新粒子群;然后进行粒子群的迭代进化以获取全局最优解.最小化"终堆"测试时间和集成过程总测试的调度结果均表明,该方法可显著地缩短测试时间;当复杂晶片集成在3D-SIC底层时,"终堆"测试时间较短,而集成过程的总测试时间较长.     

基于量子进化算法的层次型SOC测试结构优化

以减少系统芯片SOC测试时间为目标,研究了层次型SOC的多层次TAM优化问题。根据嵌入式IP核的分类,将层次型SOC测试结构优化转变成了平铺型SOC测试结构优化,并建立了基于量子进化算法的数学模型。通过对群体的观测,决定IP核在测试访问机制上的分配以及当前群体中的最佳个体,实现了包含TAM-ed且wrapped的嵌入式核的层次型SOC测试结构优化。针对国际标准片上系统芯片验证表明,与GA、ILP和启发式算法相比,该算法能够获得更短的测试时间。     

基于布谷鸟算法的3D NoC测试优化研究

在路由器数量、测试带宽、TSV数量和功耗的多重约束下进行三维片上网络(Three Dimensional Network-on-Chip,3D NoC)资源内核测试研究中,使测试时间最小化的同时降低测试功耗是NP难问题。在测试带宽和路由器数目等的限制下,采用改进的布谷鸟算法协同优化测试时间与功耗,避免过大的功耗产生热量影响芯片性能。通过logistic函数改进布谷鸟算法,利用其变化特性避免算法早熟,同时快速寻找到全局最优解。采用余弦递减函数动态改变发现概率,寻找和替换劣质解。采用ITC'02 SOC测试集作为实验对象,结果表明:对该算法进行改进后得到的最优解,实现了在多约束下最小化测试时间的同时减少测试功耗的目的,保证3D NoC的可靠性和测试效率。     

数模混合电路互连测试矢量自动生成的实现

测试矢量的自动生成研究一直都是板级边界扫描互连测试中的重点,针对数模混合被测电路的不同结构类型,特别是多扇出类型结点相连的复杂情况,建立了具有代表性的互连结构测试模型;在此模型的基础上提出可进行完备性测试矢量的自动生成算法并用软件加以实现;利用该算法,对实际DEMO板上的芯片进行了互连测试,测试结果表明该算法满足板级边界扫描互连测试的矢量自动生成要求。     

基于AES算法的存储测试系统设计

为了实现对存储测试系统在某些应用场合中数据保密的需求,提出了一种基于AES算法的数据加密系统设计方案,并完成了系统的算法仿真与硬件设计。系统的硬件以Xilinx公司的FPGA为主要芯片,实现数据采集与加密功能。采用VHDL语言来描述AES算法的硬件实现,对AES加密系统的整体结构和各个子模块进行了仿真与优化。从仿真测试结果看,完全能够满足存储测试系统的加密要求,达到了设计要求。     

三维芯片中TSV链式冗余修复电路的设计与实现

由于具有高集成度、高性能及低功耗等优点,三维芯片结构逐渐成为超大规模集成电路技术中的热门研究方向之一。TSV是三维芯片进行垂直互连的关键技术,然而在TSV的制作或晶圆的减薄和绑定过程中都可能产生TSV故障,这将导致与TSV互联的模块失效,甚至整个三维芯片失效。提出了一种基于TSV链式结构的单冗余/双冗余修复电路,利用芯片测试后产生的信号来控制该修复电路,将通过故障TSV的信号转移到相邻无故障的TSV中进行传输,以达到修复失效TSV的目的。实验结果表明,该电路结构功能正确,在面积开销较低的情况下,三维芯片的整体修复率可达91.97%以上。     

复用NoC测试SoC内嵌IP芯核的测试规划研究

测试规划是SoC芯片测试中需要解决的一个重要问题。一种复用片上网络测试内嵌IP芯核的测试规划方法被用于限制测试模式下SoC芯片功耗不超出最大芯片功耗范围,消除测试资源共享所引起的冲突,达到减小测试时间的目的。提出了支持测试规划的无拥塞路由算法和测试扫描链优化配置方法。使用VHDL硬件描述语言实现了在FPGA芯片中可综合的二维Mesh片上网络测试平台,用于片上网络性能参数、路由算法以及基于片上网络的SoC芯片测试方法的分析评估。     

基于多site测试的安全芯片加密数据实时下载

首先概述了信息安全芯片的结构、特点及在生产测试中的难点.在生产过程中,自动下载密码时,信息安全芯片可以根据密码算法的具体情况,采用不同的方法生成测试图形.并重点介绍了在生产测试中实时生成信息安全芯片的测试图形的一种方法.该方法从生成特定的安全算法密码到对芯片进行密码写入都是自动的、连续的、实时的.并利用多site进行生产测试,提高测试效率,节约测试成本.通过在泰瑞达J750测试平台上对一款信息安全芯片的量产测试,证明该方法是可行的,高效的.     

功耗限制下SOC互联总线测试完整性故障的结构的优化

本文提出了一种SOC互联总线测试完整性故障的结构优化方法,本方法是在功耗限制下通过分配TAM使测试时间最小,从而优化了系统测试结构。本文先对测试测试集进行二维压缩分割SI测试集成几个SI组初始化测试结构,为每个核分配一位TAM,通过为每个的TAM进行计算后找出关键TAM,再通过在功耗限制下,反复分配空闲TAM给关键TAM和共享TAM的方法进行测试时间的减少。对ITC‘02的试验结果表明,本方法能在功耗限制下大大减少了SOC测试时间。     

基于超立方体拓扑结构的NoC测试规划研究

为了优化测试时间,提高片上网络(NoC)资源内核的测试效率,结合NoC测试特点,提出一种基于超立方体拓扑结构的NoC测试规划优化方法。该方法针对超立方体结构自身优势设计一种具有部分自适应能力的E-cube路由算法,增加测试过程中对路由节点和通信链路的利用率;通过引入混度序列和压缩因子对粒子算法进行改进,增加种群多样性。在ITC’02国际标准电路测试集上进行对比实验,结果表明,与其他方法相比,该方法测试时间最大优化率可达17.38%,有效缩短了测试时间。     

测试顺序选择策略研究

在面向对象程序的测试中,合适的测试顺序能够极大地节省测试成本.目前已有的相关工作大多忽略了包括Java在内的主流面向对象程序语言的一个重要特征--动态绑定.考察了动态绑定在对于选择测试顺序的影响,提出了一种新的测试顺序的选择策略,并给出了相应的选择算法,实现了减少测试桩数目,降低测试成本的目标.