一种基于FPGA的E1数字传输分析仪成解帧实现方法

本文提出了一种基于FPGA的E1数字传输分析仪成解帧的实现方法,分析了E1帧结构,设计了基于FPGA的E1基本帧、复帧同步检测和CRC-4算法电路,完成了E1成解帧器的RTL(Register Transfer Level)级描述,利用ModelSim软件进行了仿真验证,并在飓风系列(Cyclone)FPGA上进行了硬件实现和工业验证,结果表明该方法可实现对各种E1设备帧结构、帧错误和帧告警的检测统计,并通过了工业和信息化部通信计量中心的校准。     

基于FPGA的E1信号失帧检测研究

针对E1信号传输过程中出现的失帧问题进行研究．提出以FPGA为控制核心的检测方案,当信号出现失帧状况时能及时进行检测并作出相应措施,以保障E1信号传输的稳定、流畅。     

FPGA模拟MBUS总线的实现

讨论了利用FPGA工具实现MBUS总线的原理、方法，以实际操作介绍了FPGA设计流程，并给出FPGA常用设计技巧。     

异步FIFO的FPGA实现

本文提出了一种用FPGA芯片实现异步FIFO的方案，重点强调了异步FIFO握手信号FULL、EMPTY的设计，并用VHDL语言给以实现。     

在FPGA中实现高精度快速除法

介绍FPGA中高精度除法运算的实现方法,给出实现高精度除法运算的VHDL源程序;实现了除数为任意八位二进制的除法,其精度可达到小数点后16位.     

Rijndael扩展算法及其FPGA实现

本文探讨了长度大于256比特明文和密钥的Rijndael密码扩展算法,提出了一种增强扩展密钥安全性的方法,介绍了Rijndael算法的FPGA模块的硬件实现。     

SDH中E1接口数字分接复用器的VHDL设计及FPGA实现

介绍了SDH系统中的接口电路--数字分接复用器的VHDL设计及FPGA实现。该分接复用器电路用纯数字同步方式实现,可完成SDH系统接口电路中7路（可扩展为N路）E1数据流的分接和复用。该设计显示了用高级硬件描述语言VHDL及状态转移图作为输入法的新型电路设计方法的优越性。     

基于FPGA的SHA-256算法实现

本文分析了SHA-256算法的基本工作流程,对算法硬件实现的关键路径进行了优化设计,讨论了几个关键模块的设计方案。最后给出了基于Altera公司的CYCLONE系列FPGA的实现结果。     

基于FPGA的VGA图像显示控制的设计和实现

本文介绍一种利用可编程逻辑器件实现VGA图像显示控制的方法。由于是对视频数据进行处理，利用可编程器件FPGA设计VGA图像显示控制，能轻松地达到了面积和速度上的要求。该技术方案在工业现场中有多种实际应用。     

中值滤波算法的FPGA设计与实现

中值滤波是非线性滤波中最常用的一种方法,它既可以有效地滤除脉冲噪声,又具有相对好的边缘保持性,易于实现。结合中值滤波器在数字图像处理中的实际应用,研究其在实际的硬件电路设计与FPGA实现中的问题,并在Altera公司的芯片EP3SL150上完成了实现,并提出了改进的滤波算法。     

H-MVIP与ST-BUS双向通信解决方案

为满足高密度多厂商集成协议(H-MVIP)和串行电信总线(ST-BUS)在通信领域中的应用需求,提出两者之间的双向通信解决方案。采用状态机结合硬件描述语言的设计方式,在现场可编程门阵列上实现整个方案,包括同步、接收、缓存、总线生成与转换、监测等模块。实验结果证明了该方案的可行性。     

PCI总线接口的FPGA设计与实现

介绍了利用FPGA实现PCI接口设计的方法。通过分析PCI总线接口控制器基本功能,采用VHDL硬件描述语言完成各个模块的功能设计及时序仿真测试,重点从总体设计、内部通信、外部通信、总线状态机等方面做了详细介绍。经验证可满足PCI规范的时序要求,完成了PCI总线接口的FPGA实现。     

出租车计价器的FPGA实现

本文介绍了基于FPGA的出租车计价器系统的功能、设计思想和实现,该设计采用模块化自上而下的层次化设计,顶层设计有5个模块,各模块中子模块采用VHDL或图形法设计.在Max+plus Ⅱ下实现编译、仿真等,最后成功下栽到FPGA芯片中.完成了可预置自动计费、自动计程、计时、空车显示等多功能计价器.由于FPGA具有高密度、可编程及有强大的软件支持等特点,所以该设计具有功能强、灵活和可靠性高等特点,具有一定的实用价值.     

FPGA在速示器中控制功能的实现

速示器是心理学领域中的重要实验仪器之一 .速示器呈现刺激信息时间的长短决定了它的使用价值,时间越短其使用价值越高.采用FPGA技术来控制速示器的呈现刺激信息的时间,就可以做到大大缩短刺激信息的呈现时间,从而提高速示器的使用价值.详细介绍了速示器的设计方案和FPGA在速示器中的具体应用,从而进一步阐述了FPGA在速示器中的控制功能的实现.     

基于FPGA快速位同步的实现

介绍了传统的超前一滞后型数字锁相环提取位同步信号的原理,提出了一种改进的简单快速的位同步FPGA实现方法,该方法首先在输入码元出现的半周期内得到码元与位同步信号的相位差,在附加门、扣除门的有效时间内,该相位差控制附加、扣除脉冲的个数,使输入码元与位同步信号快速达到同步.阐述了实现方案和模块设计,并用VHDL语言编程实现,maxplusⅡ下编译、综合、仿真、下载到FPGA芯片.仿真及实验表明:位同步建立时间只需一个码元周期_位同步快速实现.     

基于FPGA的图像中值滤波算法硬件实现

提出一种适于硬件并行处理的图像快速中值滤波算法,并用VHDL硬件开发语言在Altera公司的现场可编程门阵列(FPGA)上实现,给出了整个硬件系统的构造方法,以128×128×8bit的灰度图像滤波处理实验结果表明,该方法可实时进行中值滤波,适于图像采集与预处理系统.     

基于FPGA的ARM9与PC／104总线接口的设计

随着嵌入式研究的发展,在飞控计算机研究领域内,高性能嵌入式微处理器逐渐被考虑用来替代原有的X86系列微处理.而为了解决此类嵌入式微处理器与原有的采用PC/104总线标准的设备之间的通信问题,设计了一种方案,通过对AT91RM9200处理器内部总线和PC/104总线时序的分析,在Altera的FPGA芯片上,运用构建模块IP核技术,设计完成PC/104总线和ARM9总线之间的通信接口,并运用在实际的飞控计算机相关设备中,控制完成指定功能.     

单片机与FPGA/CPLD总线接口逻辑设计

设计一种基于MCS-51单片机与FPGA/CPLD的总线接口逻辑,实现单片机与可编程逻辑器件数据与控制信息的可靠通信,使可编程逻辑器件与单片机相结合,优势互补,组成灵活的、软硬件都可现场编程的控制系统.在设计中采用VHDL语言,实现MCS-51单片机与FPGA/CPLD的总线接口逻辑设计.试验表明,该总线接口逻辑工作稳定、可靠,使MCS-51单片机与FPGA/CPLD能够完美结合.     

数字锁相环位同步器及其FPGA设计

首先详细介绍了超前滞后型数字锁相环从位流数据中恢复出位时钟的原理,分析了其结构参数对于环路性能的影响并加以改进,最后在FPGA中利用VHDL语言实现。仿真结果表明,设计的方案对于受到干扰的基带数据可以稳定、快速锁定。     

基于FPGA的PCI总线接口设计与实现

文章提出了一种基于FPGA的PCI接口控制器的设计方案,重点叙述了PCI控制器核心的状态机的设计原理与结构,对时序设计进行了分析,并进行TN试仿真,经验证后速度和正确性均达到设计要求。