针对多媒体应用的多核处理器核间通信优化

目前多核架构已成为处理器的主流设计并成为各种多媒体应用的主流处理平台,而核间通信的效率是影响多核处理器性能的重要因素之一.提出了一种针对多媒体应用程序的核间通信的优化方法.该方法利用此类应用程序数据读取的规律性,通过在多核处理器上添加通信队列,实现只读数据的快速传递,从而提高多媒体应用程序的并行执行效率.实验表明使用通信队列对各种多媒体核心算法的性能都有普遍提高.同时,该方法具有良好的扩展性,当内核数目增加,通信队列所带来的好处也更加明显.     

一种适应多核处理器核间通信机制的设计

随着单芯片上集成处理器内核数量的增加,在支持多核处理器的应用程序方面,核间通信变得更加重要.通过分析多核运行任务特点,根据处理核上运行任务功能的不同,将处理核分成两类:控制核和计算核.根据对核的分类,提出了一种新的核间通信模型,该模型提供了三种不同的通信通道.运用这三条通道,把应用程序的I/O部分从计算核迁移到控制核来提高多核的利用率,实验结果表明该方式有效提高核间协作以及核间通信的效率,提升处理器的利用率.     

异构多核处理器体系结构设计研究

多核技术成为当今处理器发展的重要方向,异构多核处理器由于可将不同类型的计算任务分配到不同类型的处理器核上并行处理,从而为不同需求的应用提供更加灵活、高效的处理机制而成为当今研究的热点.本文从体系结构的角度探讨了异构多核处理器设计中的关键点,从内核结构、互连方式、存储系统、操作系统支持、测试与验证、动态电压调节等方面分析...     

多核处理器的结构设计研究

围绕如何进行多核处理器的结构设计，提高处理器性能这一问题，结合传统多处理机设计原理对多核处理器结构设计进行了研究，并对当前主要商业多核处理器进行了研究，揭示了其发展趋势，探索了未来多核处理器设计的发展方向。     

多核处理器技术软仿真技术研究

分析了多核处理器软件仿真技术的复杂性。通过可视化编程,随时查看各个核心内部的工作状态,可以对多核处理器的工作原理有一个清晰的了解。     

核分组的多核处理器优化方法

随着多核处理器规模的扩大,请求数据的处理器核到数据的宿主节点之间的平均距离相应增大,并且数据访问在分布式共享高速缓存块中的分布并不均衡引起了网络热点。这些情况导致一级高速缓存缺失延迟的增大。为了解决该问题,将每四个处理器核分为一组,在组内设计邻近数据探测器。邻近数据探测器通过确定一次缺失能否在邻近核的一级高速缓存中得到数据,从而利用了并行程序在多核处理器上执行时数据访问的核间局部性。另外,根据新的结构相应优化了高速缓存一致性协议。实验表明,该片上存储优化方法提高了系统性能,减少了片上网络流量,节省了能耗。     

多核处理器体系结构软件仿真技术：研究综述

由于单核处理器的处理能力已经接近极限，很难再有提高，人们将目光投向了多核处理器体系结构。在处理器体系结构的设计中，体系结构软件仿真技术是最重要的一个方面。本文首先介绍处理器体系结构仿真技术的概念、分类、目的和意义，然后讨论多核处理器体系结构仿真技术的现状和面临的问题；分析了多核处理器软件仿真技术的复杂性；比较和分析了当前主流技术的优缺点。由于多核处理器体系结构的研究处于初期阶段，因此多核处理器体系结构仿真领域面临着诸多挑战和机遇。本文最后指出了多核处理器体系结构软件仿真技术今后的研究方向。     

Multi_MINT:一个基于MINT的多核处理器模拟器

多处理器模拟器是设计、分析和优化多核处理器体系结构的主要工具。本文提出的Multi_MINT分为前端和后端两个部分,其中前端采用MINT来模拟MIPS处理器指令,后端包括Cache、互联结构、存储器控制器等部件,从而构成了一个完整多核处理器模拟器系统。本文主要介绍了Multi_MINT的总体结构,后端主要硬件部件的模拟框架,以及模拟器设计和实现中的一些细节问题,最后通过一个实例说明了Multi_MINT在性能评测方面的作用。     

基于麻雀搜索算法的异构多核处理器任务调度

为满足应用程序的多样性需求,提高异构多核环境下的任务调度效率,基于麻雀搜索算法(Sparrow Search Algorithm, SSA),提出一种新的异构多核处理器任务调度算法。该问题是以执行任务完成的时间最短为目标,并使用SSA对其优化。根据任务优先权规则,设计任务分配编码方案,将麻雀搜索空间映射到离散空间,使麻雀搜索算法更能适用于离散的异构多核任务调度问题研究上。实验表明,SSA寻优能力强、收敛速度快、性能好。与目前应用广泛的GA和IPSO相比较,其执行时间分别缩短21.48%和17.52%。在异构多核处理器任务调度领域中具有良好的研究意义,应用前景十分广泛。     

信号量技术在MIS开发中的应用

本文提出一种利用信号量技术提高应用软件可靠性的方法。此方法是针对整个软件系统全局考虑的。它可根据不同应用领域的具体业务要求有效地限制各个功能模块的执行顺序和执行次数,使整个系统处在一种安全的状态下,避免了由于用户的错误操作对系统造成的损害。     

多核DSP和FPGA之间的高速SRIO通信

在高速采样系统中,大量数据需要实时传输到处理器.尤其是系统中存在多个处理器协同工作,就需要高速的总线来交换数据.SRIO总线由于存在连线少、传输速度高等优点,使用较为广泛.本文介绍了多核DSP和FPGA之间使用SRIO进行数据交换的软硬件设计方法,在不同数据需求下,介绍了FPGA将数据直接传输到DSP的DDR3、片内RAM或者多核的共享RAM中.本文研制了硬件系统,给出了各种方式的软件操作方法和实际硬件平台验证,SRIO传输速率达到4 Gbps.     

FPGA设计中信号量管理的硬件电路设计

在对嵌入式实时操作系统μC/OS-Ⅱ中任务之间通信进行深入研究的基础上,提出了将信号量的管理用基于FP-GA设计的硬件电路来完成,同时保证新的混合式实时操作系统对用户来说是透明的,即保证了混合式实时操作系统的可移植性.经过设计和不断地改进,混合式实时操作系统成功的移植到Altera公司的DE2-70开发板上,并完成了信号量管理的测试.这是一次探索性的设计,是混合式嵌入式实时操作系统设计中非常重要的一部分.     

Affinity-Based Network Interfaces for Efficient Communication on Multicore Architectures

Improving the network interface performance is needed by the demand of applications with high communication requirements (for example, some multimedia, real-time, and high-performance computing applications), and the availability of network links providing multiple gigabits per second bandwidths that could require many processor cycles for communication tasks. Multicore architectures, the current trend in the microprocessor development to cope with the difficulties to further increase clock frequencies and microarchitecture efficiencies, provide new opportunities to exploit the parallelism available in the nodes for designing efficient communication architectures. Nevertheless, although present OS network stacks include multiple threads that make it possible to execute network tasks concurrently in the kernel, the implementations of packet-based or connection-based parallelism are not trivial as they have to take into account issues related with the cost of synchronization in the access to shared resources and the efficient use of caches. Therefore, a common trend in many recent researches on this topic is to assign network interrupts and the corresponding protocol and network application processing to the same core, as with this affinity scheduling it would be possible to reduce the contention for shared resources and the cache misses. In this paper we propose and analyze several configurations to distribute the network interface among the different cores available in the server. These alternatives have been devised according to the affinity of the corresponding communication tasks with the location (proximity to the memories where the different data structures are stored) and characteristics of the processing core. As this approach uses several cores to accelerate the communication path of a given connection, it can be seen as complementary to those that consider several cores to simultaneously process packets belonging to either the same or different connections. Message passing interface (MPI) workloads and dynamic web servers have been considered as applications to evaluate and compare the communication performance of these alternatives. In our experiments, performed by full-system simulation, improvements of up to 35% in the throughput and up to 23% in the latency have been observed in MPI workloads, and up to 100% in the throughput, up to 500% in the response time, and up to 82% in the requests attended per second have been measured in dynamic web servers.     

Linux信号量通信机制分析与实践

以操作系统原理中的信号量通信理论为基础，通过对Linux信号量数据结构和有关系统调用的分析，着重讨论了内核级和用户级的信号量通信、多用户的进程间的通信、线程之间的通信等问题，并采用ANSI C语言编写了具体实例。     

多核DSP的Nand Flash启动软硬件设计

多核处理器片内一般具有容量较大的动态RAM,其程序代码存储在片外Flash中,或者通过主机下载程序。多核DSP的启动和单核启动区别较大,本文以8核DSP芯片TMS320C6678为应用平台,介绍了多核DSP的启动方法。通过I2 C总线芯片存储一级启动程序,应用程序存储到容量较大的Nand Flash芯片,文中详细介绍了该启动方法的软硬件设计。     

Performance Advantage of Reconfigurable Cache Design on Multicore Processor Systems

With the trends of microprocessor design towards multicore, cache performance becomes more important because an off-chip access would be increasingly expensive due to the competition across the processor cores. A question arises: How to design the cache architecture to prevent a performance bottleneck caused by data accesses? This work studies a reconfigurable cache architecture that can be dynamically configured for meeting the individual demand of running applications. Using a self-developed cache simulator, we first examined how different cache organization and configuration influence the parallel execution of OpenMP applications. The experimental results show that applications benefit from a flexible cache with reconfigurability. This motivated us to go a step further and develop a hardware prototype of this novel architecture.     

基于信号量的Linux多线程同步研究

信号量是进程或线程之间相互通讯的手段之一。有效地使用可以在多线程之间实现同步和互斥,以保证程序的正确的运行。在对线程的数据结构和相关的10个函数分析的基础上,以一个具体的例子给出如何使用信号量机制实现多线程之间的同步。     

用于视频点播系统中实时数据流发送的多核结构

提出一种用于多核网络处理器平台的串行与并行相结合的混合结构,该结构由串行多核与并行多核相结合构成.针对视频点播系统中的实时视频数据流,通过这样的混合结构,可以有效的提高多核网络平台发送实时数据的平稳性和精确性.并且与通用的并行对称结构相比较,混合结构在扩展性上更具有优势,可以通过扩展薄弱环节的核数提高系统的服务能力.     

面向基带处理的异构多核架构软硬件平台设计

通过研究现代通信系统集中化处理架构中基带处理单元(BB U)的特点,将异构多核处理器应用于BB U中,并提出将物理层算法与控制分离的观点.在ARM+DSP的异构多核中,ARM完成物理层控制,DSP完成物理层算法的功能,提升了BB U基带处理能力,并给出完整的BB U硬件架构以及功能实现.提出了一种应用于基带处理中的异构多核软件架构,从软件层面上实现了对底层硬件的虚拟化,引入了中间件的概念,屏蔽了ARM与DSP操作系统上的差异,并给出基于Linux的非对称系统(AMP)的构建及移植方法,包括异构多核的BootLoader、AMP系统的设计与移植.     

多核DSP的多路同步时钟信号设计

多核数字信号处理器(DSP)具有丰富的外设接口,每个外设接口具有各自独立的参考时钟。由于多核DSP具有较快的数据处理能力,对外设接口的时钟要求较高。当多个接口协同工作时,对时钟的同步要求较高。本文介绍了多核数字信号处理器TMS320C6678的时钟设计,通过时钟芯片CDCM6208提供多路不同工作频率的时钟信号到DSP,文中介绍了时钟芯片的初始化和设置以及详细的软硬件设计方法。