基于SDRAM的视频处理器设计与实现

在认真研究了SDRAM内部的独立存储体（Bank）作用的基础上，提出了一种基于SDRAM的视频处理器的设计方案；该方案是通过Bank乒乓操作和场乒乓操作来实现的；利用该设计方案能够实现视频图像的旋转、截取、平移等实时视频操作和处理。     

基于动态可重构的FFT处理器的设计与实现

提出了一种基于局部动态可重构(DPR)的新型可重构FFT处理器.相比传统的FFT设计,该设计方法在重构时间上得到了很大改进,同时,处理器能够动态地添加或移除重构单元.采用新颖的FFT控制算法,使得可重构部分面积很小.该处理器结构在Xilinx Viirtex2p系列FPGA上进行了综合及后仿真.较之Xilinx IPcore,其运算效率明显提高,而且还实现了IP核所不具备的动态可重构性.     

链路聚合在PTN智能接入终端上的设计与实现

首先介绍了链路聚合(Link Aggregation)的应用背景和基本概念,以及实现链路聚合的LACP(Link Aggregation Control Protocal)协议的内容和原理,其中LACP状态机控制LACP协议运行,是确保LACP协议链路聚合运行的关键,最后说明了利用有限状态机在PTN智能接入终端上实现链路聚合的方案.经验证,动态聚合功能正常运行,达到测试要求.     

TIS导航处理器软件的设计与实现

本文介绍了ＴＩＳ导航处理器软件的设计方法，编制了系统模拟软件以及装机模拟软件，定位结果验证了方法的可行性。本文还介绍了在编制软件过程中遇到的几个问题及其解决办法。     

基于FPGA的UART设计与实现

通用异步收发器(UART)是一种短距离串行传输接口,在控制系统中得到了广泛的应用.现场可编程门阵列(FPGA)是一种半定制的集成电路,UART作为RS232协议的控制接口得到了广泛的应用,将UART的功能集成在FPGA芯片中,可使整个系统更为灵活、紧凑,减小整个电路的体积,提高系统的可靠性和稳定性.提出了一种基于FPGA的UART的实现方法,具体描述了发送、接收等模块的设计,恰当使用了有限状态机,实现了FPGA片上UART的设计,给出了仿真结果.     

相对导航处理器的设计与实现

主要对相对导航这一新型战术导航技术的工程实现进行了研究。为满足系统对相对导航处理器的要求，设计中对信号处理算法做了进一步改进，在硬件上采用ＴＭＳ３２０ＣＳＯ来实现电路。最后，在模拟器上对其性能进行了实时测试，实验结果表明：该处理器达到了设计要求。     

基于FPGA的UART设计与实现

本文介绍了UART的基本特点,提出了一种简单、实用的UART收发器的实现方法,并且采用VHDL语言设计了一种通用的软核。在FPGA上进行测试,结果表明了该设计电路稳定、可靠,实现了UART功能的正确性和可靠性。     

基于FPGA的UART设计与实现

介绍了应用现场可编程门阵列（FPGA）设计和实现通用异步收发器UART的方法。采用有限状态机模型形式化描述了UART的功能,在此基础上用硬件描述语言VHDL编程实现了UART,并使用QuartusⅡ软件中的嵌入式逻辑分析仪SignalTapⅡ对数据传输进行了检测,验证了设计的正确性。     

多并行处理器接收机设计与实现

为满足对卫星信号处理越来越快的速度及通用性的要求,设计并实现了一款高性能的卫星接收机.该接收机的设计在原理上采用多并行处理器的思想,因卫星接收机的中频处理数据量大,实时性高.这样,对芯片的选型提出了很高的要求,通过比较选择了两片目前业界处理能力强的DSP芯片TMS320C6416T核心计算单元,并结合使用了两片功耗低,成本低和大客量的FPGA芯片EP3C120完成卫星接收机中的数据处理,从而使接收机的处理速度和处理能力大大提高,满足了处理高实时性和大数据量卫星信号的要求.     

一种红外目标检测系统中实时信息处理机的设计与实现

介绍了一种空中红外目标自动检测系统中实时信息处理机的设计与实现.该实时信息处理机采用了高效的红外目标检测和跟踪算法,该算法实时性好、抗干扰能力强.同时良好的软硬件设计使得处理机处理能力强,实现了50帧/秒的处理帧频.全数字、模块化设计使得该处理机克服了传统处理机的不足.特别是USB2.0接口的引入使得系统的连接简单可靠,具备了很强的可维护性.     

Application Specific Processor Design for H.264 Decoder with a Configurable Embedded Processor

An application specific processor for an H.264 decoder with a configurable embedded processor is designed in this research. The motion compensation, inverse integer transform, inverse quantization, and entropy decoding algorithm of H.264 decoder software are optimized. We improved the performance of the processor with instruction‐level hardware optimization, which is tailored to configurable embedded processor architecture. The optimized instructions for video processing can be used in other video compression standards such as MPEG 1, 2, and 4. A significant performance improvement is achieved with high flexibility. Experimental results show that we could achieve 300% performance for the H.264 baseline profile level 2 decoder.     

一种基于数字信号处理器的媒体处理器结构及设计

设计了一种针对图像、音频、视频等多媒体数据的处理新型结构的媒体处理器。该媒体处理器由一个通用数字信号处理器及多媒体协处理器构成,其指令集包含了通用的数字信号处理指令及扩展的多媒体处理指令。多媒体协处理器中包含了多个专用于多媒体处理的功能模块,可以加速多媒体处理的进行。该媒体处理器具有强大的多媒体处理能力,可实现对JPEG压缩图像、MP3音频流或MPEG2的MP@ML级别的压缩视频流的实时解码。     

无人机载SAR实时信号处理系统设计

针对合成孔径雷达实时成像处理中数据量大、数据吞吐率高、成像算法实现复杂等特点,设计了适合于无人机载SAR实时信号处理系统的硬件平台和实时信号处理算法流程。该信号处理系统包括一块带有AD采集功能的接口板和两块以TS201为核心处理器的信号处理板。考虑到实时性要求和无人机平台的不稳定性,设计了一种结合惯导和回波数据进行运动补偿的改进型RD成像算法。在无人机平台上成功稳定地实现大面积连续实时成像,证明信号处理系统稳定可靠,实时信号处理算法可行。     

基于低速处理器的功能最小化嵌入式Web服务器的设计

目前嵌入式Web服务器多使用专用集成电路(ASIC)技术或高速处理器实现，但嵌入式系统中大量存在的是技术较为成熟的低速处理器，基于低速处理器设计嵌入式Web服务器，市场前景非常广阔但技术难度较大。本提出了一种基于低速处理器的功能最小化Web服务器的设计方案，着重分析了HTTP协议的实现方法。     

基于FSM的自动售货机的设计与实现

设计了一种基于FSM的自动售货机实现方案。设计使用VHDL语言编写各控制模块,充分利用有限状态机描述自动售货机各个执行过程,包括系统初始化、管理员设置、商品选择、确认取消、投币处理、金额统计、货品更新及余额找零等一系列动作。同时,系统还添加了按键编码模块、扫描显示模块及语音提示模块,使得用户操作更加人性化。     

TMS320DM642为核心的视频图像处理器外围电路设计

探讨以TMS320DM642为核心的实时视频数字图像处理器的总体结构。重点阐述图像处理器的外围电路设计,包括其各部分功能以及所选用的主要器件,同时针对视频图像处理算法的性质,对视频图像处理过程中图像数据的存放位置给出了一定原则。该设计系统充分发挥数字信号处理器(DSP)TMS320DM642的高性能特点。最后指出该设计系统的主要特点及其自身具有的优越性。     

一种双余度车载核心处理机的设计与实现

为适应车载电子系统综合化发展趋势,提高国内车载电子系统综合化水平,根据实际应用需求,设计了一种主从式冗余架构的车载核心处理机。该系统以可靠性好的CPCI总线为基础,采用综合化、模块化、层次化的系统结构设计方法,实现了能够进行冗余功能模块主从切换的综合化车载数据处理中心,为搭建车载综合化计算平台提供有力保障。     

面向实时图像处理应用的BAP1024芯片设计

本文给出了研制中的0.35μm CMOS工艺的超大规模并行阵列处理芯片BAP1024(Bit-serial Array Processor with 1024 process elements)的主要结构、EDA工具实现及参数指标.     

High Time-Resolution Visual Motion Detection with Time Stamped Pixel Design

This paper presents a visual motion sensor pixel structure, called time stamped architecture. In this structure, each pixel records asynchronously the transient time of the motion edges, then the information are read out frame by frame for post processing. This architecture is much less sensitive to the pixel level device parameter mismatches in previous velocity sensors while does not have the readout bottleneck problem in previous event-driven readout structures. Measured results show that the proposed pixel design can capture motion in 100 times higher time resolution than the frame rate. This enables much higher speed motion detection and greatly reduces the data transfer and computation load of the following digital processor. 2D array implementation and scalability issues are also discussed.