基于AVS标准的熵解码器设计

阐述了我国拥有自主知识产权的音视频编码技术标准--AVS标准的熵解码算法,介绍了基于AVS标准的熵解码器的设计.根据码流的特点划分硬件模块,采用筒形移位器结构提高解码并行性,应用Verilog硬件描述语言、EDA软件ModelSim仿真、QuartusⅡ软件综合,并通过了Altera公司的Cyclone系列FPGA芯片的下载验证,证明该设计能够实现AVS码流的实时解码功能.     

一个基于JAVA的堆栈式自然语言翻译解码器

解码是统计学自然语言翻译系统的重要一步,解码器的任务是用从训练文本中学习到的语言/翻译模型的信息来确定源句子最可能的翻译句子,解码器的输入是翻译模型和语言模型,以及源语言句子,输出源语言句子最可能的对应目标句子/翻译。由于可能的目标句子很多,通常解码算法只能搜索一小部分可能的目标语言句子。该文介绍了一种基于堆栈算法的,用Java实现的解码器。Java平台提供了方便的跨平台的应用,高度安全、开放、健壮。解码器的实现重点在于解码算法和参数的选择。     

基于上下文预测算法的位平面解码器VLSI设计

位平面解码器作为JPEG2000解码系统中算法复杂、运算量最大的组件,限制了解码器的工作效率,为此,以下提出了一种上下文预测算法,并将该算法与基于组的像素点跳跃算法混合使用,实现了数据处理的流水线操作,提高了位平面解码器的工作速度.并采用Verilog HDL硬件描述语言进行了RTL级描述,经过功能仿真和DC综合,最高工作频率可达100MHz,内嵌到JPEG2000解码器系统中,可满足图像实时解码的要求.     

MPEG4视频解码系统的设计与实现

文章介绍了MPEG4视频解码器的工作原理,结合XviD组织提供的视频解码基本算法的代码,实现了基于MPEG4比特流视频图像的解码。     

基于短语统计机器翻译解码算法的研究与实现

解码器是统计机器翻译研究的关键部分。在基于短语的统计机器翻译的基础上,结合对数线性模型的思想加入多个特征模型,研究了一种动态规划的柱搜索解码算法。详细介绍此算法在解码器中的具体实现,并对翻译速度和精度作了分析。     

基于FPGA的并行RICE解码技术研究与实现

RICE算法在无损压缩系统有着广泛的应用。由于RICE算法采用了变长的自适应熵编码,因此在解码时需要对压缩流进行逐位判断和解析,这给高速解压缩的实现带来了困难。现有的RICE解码实现在解码速度和通用性上都不理想。针对RICE算法中自适应熵编码的特点,设计了一种基于有限状态机和查找表的并行RICE解码结构,可在FPGA上完成8比特宽度的并行解码,解码速度最高可达176 MB/s;同时,该解码结构适用于编码参数k变化的情况,具有很强的通用性。     

一种高效的CABAC解码器硬件结构设计

相对于其他熵编码而言,基于上下文的自适应二进制算术熵编码（CABAC）具有更大的数据压缩率,但由于其运算复杂,访问存储设备频繁,导致编／解码率较低。针对影响CABAC解码速度的“瓶颈”问题,提出了一种高效的CABAC解码器硬件结构,包括新的存储访问方式、优化的解码核心单元结构以及子解码器级联的方式。实验结果表明,该硬件结构可显著提高CABAC的解码效率。     

H.264视频编解码技术在视频无线通信系统中的应用

为了进一步提高压缩性能,重点进行了H.264编解码器的优化.依据应用需求,对H.264编码中运算复杂度最高的运动估计模块进行了算法改进.在对参考代码JM10.2解码器的性能进行复杂度分析的基础上,提出了一种基于码头分组的快速变长熵解码方法.     

基于功能模块的H.264并行解码算法

针对H.264解码算法并行模块选择、划分以及模块间的数据交互问题,提出一种基于功能模块的H.264三核结构并行解码算法。该算法对解码器内部多个功能模块进行整合与二次划分,分析一种将解码器功能划分为3个均衡功能模块的基本构架,构建一种三核框架结构,在三核结构上实现解码器的3个均衡功能模块,并分析三核结构间的数据依赖关系。实验结果表明,该算法在功能模块并行程度、数据交互等方面均有所提升。     

Huffman并行解码算法的改进与实现

为了提高Huffman解码的效率和实时性,采用并行处理技术和改进的Huffman并行解码算法,设计基于现场可编程门阵列FPGA的Huffman并行解码器。在不考虑Huffman编码长度的情况下,解码器通过插入流水线结构的方法将Huffman码流的码流头和信息码流分开,同时进行解码。硬件仿真结果表明,在一个时钟节拍内解码器处理的数据位数与解码效率成正比,位数越多,实时性越好。     

A novel hardware/software partitioning for SIMD-based real-time AVS video decoder

Decoding high-quality videos in real-time is becoming more and more difficult with the increasing resolution. In this paper, a novel hardware/software (HW/SW) partitioning is proposed with powerful SIMD (single instruction multiple data) instructions for the real-time AVS video decoder. Since most key functions that need large amounts of computations are optimized by SIMD instead of hardware, the distribution of workload between hardware and software is balanceable, and the performance of the video decoder is improved. Besides, the generality and programmability are also maintained. The proposed method is implemented on a 32-bit dual-issue RISC processor with 256-bit vector extension. The experimental results of conformation AVS test sequences show that the video decoder system can support the real-time decoding of AVS 1080p videos at 30 fps, and improve performance over 100 times compared to the original processor without the proposed method. Moreover, this approach could be easily applied to other video decoders, such as H.264 and VC-1.     

软硬结合解码方式的4K视频播放系统

针对4K视频数据量很大,传统的CPU软件解码技术无法满足性能要求. 设计了一种软硬结合解码方式的4K视频播放系统,采用DirectShow和NVIDIA CUDA技术进行GPU硬件解码. 系统功能包括硬件系统信息获取,视频源读取,视频硬解码和视频显示. 实验结果表明,此播放系统在进行4K视频解码播放时,既保障了视频效果,又极大降低了CPU使用率.     

一种SoC架构的AVS硬件解码器设计方案

根据AVS音视频解码标准提出的算法设计了一种SoC架构的AVS解码芯片设计方案。该方案能够有效的减小纯硬件实现AVS硬件解码器的复杂度。采用软硬件协同设计的思想,降低解码器设计的难度,同时提高解码的灵活性。     

基于动态电压调节的低功耗视频解码技术研究

讨论在嵌入式系统中使用动态电压调节技术降低视频解码功耗。提出一种基于动态电压调节的低功耗解码技术。该方法采用移动平均法预测帧的解码时间,依据预测的结果动态地调节解码过程中微处理器的工作电压,降低能量消耗。实验结果表明,基于动态电压调节的视频解码器比常规解码器减少10%￣30%的能量消耗。     

一种SoC架构的AVS硬件解码器设计方案

根据AVS音视频解码标准提出的算法设计了一种SoC架构的AVS解码芯片设计方案。该方案能够有效的减小纯硬件实现AVS硬件解码器的复杂度。采用软硬件协同设计的思想,降低解码器设计的难度,同时提高解码的灵活性。     

AVS解码器流水线控制机制的一种改进设计

根据AVS视频标准中的解码算法特点,提出一种改进的AVS解码器流水线控制机制.该流水线对解码模块采用两级控制策略,不同级别流水线中的解码模块数据处理粒度不同,节省了级间缓存.同时,合理安排数据处理顺序,减少了数据等待时间.仿真结果表明,该设计在不影响系统解码性能的基础上节省了大量的存储器资源.     

采用并行分层译码的LDPC译码器设计研究

基于并行分层译码算法的LDPC译码器可以使用较小的芯片面积实现较高的译码速率。提出一种基于该算法的译码器硬件设计方法。该设计方法通过使用移位寄存器链,来进一步降低基于并行分层译码算法的译码器芯片面积。该硬件设计使用TSMC 65 nm工艺实现,并在实现中使用IEEE 802.16e中的1/2码率LDPC码。该译码器设计在迭代次数设置为10次时可实现1.2 Gb/s的译码速率,芯片面积1.1 mm2。译码器设计通过打孔产生1/2至1之间的连续码率。     

AVS解码器中帧内预测模块的设计与实现

阐述了AVS视频解码器的总体框架,详细分析了帧内预测的原理与算法,提出了一种可行的帧内预测解码器的硬件设计,给出了每一模块的功能和结构的详细介绍,并建立了一种高效的存储机制。通过FPGA平台的验证,表明本设计完全满足AVS标清视频的实时解码要求。     

TPC码译码器硬件仿真的优化设计

介绍一种TPC码迭代译码器的硬件设计方案,基于软判决译码规则,采用完全并行规整的译码结构,使用VHDL硬件描述语言,实现了码率为1/2的(8,4)二维乘积码迭代译码器,并特别通过硬件测试激励来实时测量所设计迭代译码器的误码率情况,提出了优化设计方案,和传统的硬件仿真方法相比大大提高了仿真效率。仿真结果证明该译码器有很大的实用性和灵活性。