H.264/AVC解码端帧内预测的设计与实现

本文根据H.264/AVC标准中帧内预测的特点,分析了帧内预测的所有预测模式.提出了一种适合于帧内预测的硬件电路结构,有效地减少了电路面积,并提高了解码的性能.该帧内预测硬件电路,使用Verilog HDL硬件描述语言编写代码,同时进行了仿真和验证,并在0.18um CMOS工艺库下进行综合,最高频率能够达到142 MHz.     

H.264及AVS双模视频解码器中帧内预测的硬件设计与实现

根据H.264/AVC及AVS的特点,设计出一种适合于帧内预测解码的硬件实现方式,并根据H.264和AVS帧内预测运算上的相似性提出了基于可重构的并行结构,有利于提高解码速度,并将该结构配合其他设计好的解码器模块,在FPGA上实现了高准清晰度的H.264及AVS视频的实时解码。     

H.264帧内预测的FPGA实现

实现H.264实时性面临的主要障碍是计算量大,预测操作占其总计算量的30%以上。该文使用FPGA实现一种以梯度作为判据的快速帧内预测算法。该算法借助FPGA逻辑资源丰富、高速并行运算、I/O接口丰富的特点,采用多级流水线、乒乓操作的电路结构。相应的帧内预测模块结构清晰,处理速度较DSP（TMS320C6211）提高46.41倍,满足了视频图像处理的实时性要求。     

H.264帧内预测算法的优化及应用

现存的视频压缩方法, 大多为提高视频的压缩效果和减少压缩时间, 而采用电路复杂并且造价高昂硬件电路. 针对该情况, 文章根据帧内预测算法的准确性与高效性, 采用H.264帧内预测算法并对其进行优化, 在此基础上设计硬件电路, 后结合JPEG图像压缩算法对视频进一步压缩,从而达到简化硬件电路、缩短编码时间、提高数据的传输速率与可靠性的目的. 测试表明, 研究能够达到上述目的且具有相对成本低廉的市场优势, 在无线视频监控领域上具有较好的发展前景.     

一种支持H．264和AVS的帧内预测器设计

为了使多标准视频解码器中的帧内预测器能够支持H.264和AVS两种视频标准,在对H.264和AVS两标准中的帧内预测计算模式进行分析,并对各模式计算公式之间相似性进行分析的基础之上,提出了一种支持H.264和AVS两种标准的,可配置的帧内预测值计算硬件架构。该架构由于将大部分预测模式的计算放到一个可配置的计算单元中进行,从而大大减少了芯片资源的浪费。为了提高处理速度,可采用4个相同的可配置的计算单元并行计算,一次计算出4个像素点的预测值。实验结果表明,该硬件架构在FPGA上占用10371个LUTs,频率可以达到150MHz。     

H.264视频解码器中帧内预测模块的硬件设计

提出一种能实时处理的H.264/AVC帧内预测硬件结构.通过对H.264/AVC各个预测模式的分析,设计了一个通用运算单元,提高了硬件资源的可重用性.采用4个并行运算单元计算预测值,对运算比较复杂的plane模式预处理,并设计模式预测器,加快了系统处理速度.硬件电路结构已通过RTL级仿真及综合,并在Altera公司的C...     

AVS帧内预测算法及其解码器的硬件实现

文章介绍了AVS帧内预测解码模块的硬件实现,概述了AVS视频编解码标准的帧内预测技术,重点讨论了AVS帧内预测各模式的算法,并将AVS的帧内预测技术与H.264的帧内预测技术进行了性能比较,分析了AVS帧内预测的算法复杂度,在此基础上设计了AVS帧内预测解码模块的硬件实现,并提出了一种可重构的帧内预测计算单元的实现方法。     

一种可重构的H.264帧内预测硬件结构

H.264中的帧内预测是宏块解码的一部分,用来去除当前图像中的空间冗余,提高编码效率.本文根据帧内预测的特点,提出了一种合并运算的可重构硬件解码结构,将不同预测模式的相同运算进行整合,提高硬件模块的可重用性,在压缩硬件面积的同时,保证帧内预测的解码效率.基于上述方法实现的帧内预测模块已经通过了RTL级仿真和综合,在133MHz时钟频率下能够满足Baseline档次30帧/秒,分辨率为352x288视频序列的实时编解码对质量和速度的要求,被应用于符合H.264标准的网络视频会议平台中.     

视频编码中帧内预测算法研究及性能比较

H.264是ITU和ISO联合制定的新一代视频编码标准,在多方面做出了改进.H.264标准中采用的空域帧内预测算法,有效提高了编码效率和预测精度.该文详细对比和分析了MPEG-4、WMV9所使用的频域帧内预测算法和H.264所使用的空域帧内预测算法,通过对各种测试序列的仿真,证明空域帧内预测算法能够有效提高编解码系统的整体性能.     

基于MMX技术的H.264编码器的研究与实现

分析甚低码率视频压缩标准H.264的算法特点,基于H.264软件编码器,根据MMX技术的特点、数据结构和使用方法,用支持单指令多数据SIMD的MMX技术优化H.264的算法模块.重点讨论最耗时的DCT、IDCT、IT、IIT、帧间预测、帧内预测的运动估计、补偿模块的MMX实现算法.实验结果表明：优化后的编码器的处理速度提高到原来的1.3倍,有一定的实用价值.     

CPU/FPGA混合架构上的硬件线程加速方法

CPU/FPGA混合架构是可重构计算的普遍结构,为了简化混合架构上FPGA的使用,提出了一种硬件线程方法,并设计了硬件线程的执行机制,以硬件线程的方式使用可重构资源.同时,软硬件线程可以通过共享数据存储方式进行多线程并行执行,将程序中计算密集部分以FPGA上的硬件线程方式执行,而控制密集部分则以CPU上的软件线程方式执行.在Simics仿真软件模拟的混合架构平台上,对DES,MD5SUM和归并排序算法进行软硬件多线程改造后的实验结果表明,平均执行加速比达到了2.30,有效地发挥了CPU/FPGA混合架构的计算性能.     

AVS编码器帧内预测模块

通过对AVS(Audio and Video Standard,音视频编码标准)标准中帧内预测算法的分析,提出了一种新的适用于AVS编码器帧内预测模块的优化设计方案.设计中使用两维滤波单元,简化了参考数据选择机制;使用设计的基本预测单元PE(Primary Element)构造运算单元阵列对当前块进行并行处理,提高了预测速度;设计了脉动阵列用于实现复杂色度Plane模式的预测.基于Verilog HDL语言在FPGA上实现该设计并在ModelSim上进行仿真,结果表明,本设计提高了编码效率以及降低硬件资源的消耗,并满足实时编码高清视频的要求.     

基于FPGA的航空发动机电子控制器设计技术研究

基于FPGA的并行运行、可重配置以及采用软/硬件协同设计的技术特点,提出了一种基于FPGA的片内分布式航空发动机电子控制器设计方法。重点研究了FPGA内嵌处理器选型、硬件协处理器及同步数据总线设计等3个关键技术问题。在此基础上,基于Altera FPGAEP2C35设计了控制器原理样机,并进行了硬件性能测试,结果表明该控制器设计方法在当前的技术条件下具有实施的可行性。所提出的发动机电子控制器设计方法有利于克服当前集中式电子控制器设计时存在的软件高度定制、可重用性差、并行实时任务开发难度大、开发效率低等缺     

A low energy intra prediction hardware for high efficiency video coding

Intra prediction algorithm in the recently developed high efficiency video coding (HEVC) standard has very high computational complexity. Therefore, in this paper, we propose pixel equality and pixel similarity based techniques for reducing amount of computations performed by HEVC intra prediction algorithm and, therefore, reducing energy consumption of HEVC intra prediction hardware. The proposed techniques significantly reduce the amount of computations performed by 4 × 4 and 8 × 8 luminance angular prediction modes with a small comparison overhead. Pixel equality based technique does not affect the PSNR and bit rate. Pixel similarity based technique increases the PSNR slightly for some video frames and it decreases the PSNR slightly for some video frames. We also designed and implemented a low energy HEVC intra prediction hardware for 4 × 4 and 8 × 8 angular prediction modes including the proposed techniques using Verilog HDL. The proposed techniques significantly reduce the energy consumption of this HEVC intra prediction hardware.     

SoC FPGA在声波测井数据采集系统中的应用

传统的数据采集系统采用现场可编程门阵列+数字信号处理器(FPGA+DSP)架构,复杂化了硬件设计,增加了系统功耗.以SoC FPGA为核心搭建的声波测井数据采集系统,充分发挥了微处理器控制能力强和现场可编程门阵列灵活的特点,利用总线互联通信等SoC技术,简化了硬件设计,降低了电路功耗,提高了系统的可靠性.     

Fully pipelined real time hardware solution for High Efficiency Video Coding (HEVC) intra prediction

A fully pipelined hardware accelerator for the High Efficiency Video Coding (HEVC) intra prediction is presented in this paper in order to reduce the computation complexity coming with this module and to accelerate the concerned calculations. Two reconfigurable structures are developed in this paper, the first one concerns angular modes and is identified as Processing Element for Angular (PEA) modes, the other is made in order to handle with the Planar mode and is identified as Processing Element for the Planar (PEP) mode. Each structure is repeated in five paths, that our architecture composed of, working in parallel way. This architecture supports all intra prediction modes for all prediction unit sizes. The synthesis results show that our design can run at 219 MHz for Xilinx Virtex 6 and is capable to process real time 110 1080p frames per second or 24 4K frames per second.     

HEVC帧内预测Planar和DC模式的VLSI架构设计与实现

在研究新一代高性能视频编码标准（HEVC）帧内预测中planar和DC模式预测算法的基础上,分别设计了高效VLSI架构,通过状态机的自适应控制和模块的复用来实现速度的提高和面积的减少。针对planar模式,设计了一种基于状态机自适应控制的寄存器累加架构;针对DC模式,设计了一种基于算法的分割处理架构。实验结果表明,所设计的架构在TSMC180 nm的工艺下最高频率为350 MHz,面积合计为68.1 kgate,能够实现对4∶2∶0格式7 680×4 320@30 f/s视频序列的实时编码,最高工作频率可以达到23.4 MHz。