CMOS/SOI 64-kB SRAM抗ESD实验

设计了一种SOI栅控二极管结构的ESD保护电路，并将其应用到64 kB SRAM电路上，进行了管脚摸底实验和电路的整体抗静电实验。通过实验，研完了ESD保护电路各项参数对ESD性能的影响。实验结果表明，这种结构的ESD保护电路的抗ESD能力达到了设计要求。     

基于CMOS工艺的射频集成电路ESD保护研究

随着工艺特征尺寸的缩小,射频集成电路承受的静电放电(ESD)问题日趋变得复杂.保护电路与被保护核心电路的相互影响,已经成为制约射频集成电路发展的一个障碍.本文主要研究CMOS工艺下,ESD保护电路与被保护核心电路之间的相互影响的作用机理,提出研究思路,并对射频集成电路ESD保护电路的通用器件作出评价.1.引言随着半导体...     

一种CMOS新型ESD保护电路设计

金属氧化物半导体(MOS)器件的缩放技术使集成电路芯片面临着严重的静电放电(ESD)威胁,而目前采用的ESD保护电路由于电流集边效应等原因,普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理,基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路,其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明,相对于相同尺寸栅极接地结构ESD保护电路,新型ESD保护电路在降低35%芯片面积的同时,抗ESD击穿电压提升了32%,能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。     

利用键合线提高ESD保护电路射频性能的研究

提出了一种利用键合线提高ESD保护电路射频性能的新型片外ESD保护电路结构。该新型结构在不降低ESD保护电路抗静电能力前提下,提高了ESD保护电路射频性能。针对一款达林顿结构ESD保护电路,制作了现有ESD保护电路结构和新型ESD保护电路结构的测试板级电路,测试结果表明:两种ESD保护电路结构的抗静电能力均达到20 kV,现有ESD保护电路结构在0～4.3 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为4.3 GHz;新型ESD保护电路结构在0～5.6 GHz频段内衰减系数均小于1 dB,反射损耗系数均小于-10 dB,最高工作频率为5.6 GHz。     

基于CMOS工艺的芯片ESD设计

随着射频电路工作频率不断升高,ESD已经成为影响电路可靠性和射频电路性能的重要因素。针对高速射频电路,设计了高速I/O口ESD防护电路和电源到地的箝位电路,并采用斜边叉指型二极管进行版图和性能优化。采用Jazz 0.18μm SiGe BiCMOS工艺对ESD防护电路进行设计和流片。经过测试得出,ESD保护电压最高可达到3000V。更改二极管叉指数取得更高的ESD防护级别,改进后保护电压最高可达到4500V。文中阐述了ESD防护架构的基本原则,并给出了一种采用CMOS工艺设计应用于IC卡晶片上的防护工作电路。探讨了几个关键设计参数及其对ESD保护电路特性的影响,并做出了物理上的说明。     

SCR 器件在深亚微米CMOS静电保护电路中的应用

:CMOS工艺发展到深亚微米阶段,芯片的静电放电(ESD)保护能力受到了更大的限制.因此,对ESD保护的要求也更加严格,需要采取更加有效而且可靠的ESD保护措施.针对近年来SCR器件更加广泛地被采用到CMOS静电保护电路中的情况,总结了SCR保护电路发展过程中各种电路的工作机理.旨在为集成电路设计人员提供ESD保护方面的设计思路以及努力方向.     

多指条形GG-NMOS结构ESD保护电路

对采用多指条形GGNMOS结构的ESD保护电路的工作原理进行分析,并对其进行ESD测试实验.理论分析了影响ESD性能的一些因素,提出一种栅耦合技术保护电路方案,并达到了设计要求.实验结果显示,其性能已达到人体放电模式(HBM)的2级标准(2 000～4 000 V).     

部分耗尽SOI ESD保护电路的研究

为了解决SOI技术的ESD问题,我们设计了一种适用于部分耗尽SOI的栅控二极管结构的ESD保护电路,并进行了ESD实验.通过实验研究了SOI顶层硅膜厚度、栅控二极管的沟道长度和沟道宽度,限流电阻以及电火花隙等因素对保护电路抗ESD性能的影响,我们发现综合考虑这些因素,就能够在SOI技术上获得良好的抗ESD性能.     

一种基于CMOS工艺的新型结构ESD保护电路

根据伞芯片静电放电(ESD)损伤防护理论,设计了一种新犁结构保护电路,采用0.6μm标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证.通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%.该保护电路通过了5kV的人体模型测试.     

一种基于CMOS工艺的新型结构ESD保护电路

根据全芯片静电放电(ESD)损伤防护理论,设计了一种新型结构保护电路,采用0.6μm 标准CMOS p阱工艺进行了新型保护电路的多项目晶圆(MPW)投片验证. 通过对同一MPW中的新型结构ESD保护电路和具有同样宽长比的传统栅极接地MOS(GG-nMOS)保护电路的传输线脉冲测试,结果表明在不增加额外工艺步骤的前提下,本文设计的新型结构ESD保护电路芯片面积减少了约22%,静态电流更低,而抗ESD电压提高了近32%. 该保护电路通过了5kV的人体模型测试.     

CMOS集成电路中电源和地之间的ESD保护电路设计

讨论了3种常用的CMOS集成电路电源和地之间的ESD保护电路,分别介绍了它们的电路结构以及设计考虑,并用Hspice对其中利用晶体管延时的电源和地的保护电路在ESD脉冲和正常工作两种情况下的工作进行了模拟验证。结论证明：在ESD脉冲下,该保护电路的导通时间为380ns;在正常工作时。该保护电路不会导通．因此这种利用晶体管延时的保护电路完全可以作为CMOS集成电路电源和地之间的ESD保护电路。     

一种CCD静电保护电路的设计

介绍了一种适用于电荷耦合器件(CCD)的静电保护电路.在对该静电保护电路工作原理分析的基础上,通过电路仿真确定了静电保护电路中MOS管的电学参数,再由半导体器件仿真确定了其工艺条件,并按此条件制作了静电保护电路.通过人体模型静电放电试验对该静电保护电路进行测试,结果表明CCD的抗静电能力由原来的不足100 V提高到450 V.     

A review on RF ESD protection design

Radio frequency (RF) electrostatic discharge (ESD) protection design emerges as a new challenge to RF integrated circuits (IC) design, where the main problem is associated with the complex interactions between the ESD protection network and the core RFIC circuit being protected. This paper reviews recent development in RF ESD protection circuit design, including mis-triggering of RF ESD protection structures, ESD-induced parasitic effects on RFIC performance, RF ESD protection solutions, as well as characterization of RF ESD protection circuits.     

基于STNMOS的混合电压I／O接口ESD保护

混合电压I／O接口的静电放电（electrostaticdischarge,ESD）保护设计是小线宽工艺中片上系统（SoC）设计的主要挑战之一。混合电压I／O接口的片上ESD保护既要避免栅氧可靠性问题,又要防止不期望的泄漏电流路径产生。这篇论文讨论了基于堆叠NMOS（Stacked—NMOS,STNMOS）的混合电压I／O接口的ESD保护设计构思和电路实现,通过不同ESD保护设计方案的比较,提出了一个最有效的保护方案。     

Complementary-SCR ESD protection circuit with interdigitatedfinger-type layout for input pads of submicron CMOS IC's

A new ESD protection circuit with complementary SCR structures and junction diodes is proposed. This complementary-SCR ESD protection circuit with interdigitated finger-type layout has been successfully fabricated and verified in a 0.6 μm CMOS SRAM technology with the LDD process. The proposed ESD protection circuit can be free of VDD-to-VSS latchup under 5 V VDD operation by means of a base-emitter shorting method. To compensate for the degradation on latching capability of lateral SCR devices in the ESD protection circuit caused by the base-emitter shorting method, the p-well to p-well spacing of lateral BJT's in the lateral SCR devices is reduced to lower its ESD-trigger voltage and to enhance turn-on speed of positive-feedback regeneration in the lateral SCR devices. This ESD protection circuit can perform at high ESD failure threshold in small layout areas, so it is very suitable for submicron CMOS VLSI/ULSI's in high-pin-count or high-density applications     

深亚微米CMOS电路多电源全芯片ESD技术研究

深亚微米CMOS电路具有器件特征尺寸小、复杂度高、面积大、数模混合等特点,电路全芯片ESD设计已经成为设计师面临的一个新的挑战。多电源CMOS电路全芯片ESD技术研究依据工艺、器件、电路三个层次进行,对芯片ESD设计关键点进行详细分析,制定了全芯片ESD设计方案与系统架构,该方案采用SMIC0.35μm 2P4M Polycide混合信号CMOS工艺流片验证,结果为电路HBM ESD等级达到4 500 V,表明该全芯片ESD方案具有良好的ESD防护能力。     

CMOS on-chip electrostatic discharge protection circuit using four-SCR structures with low ESD-trigger voltage

A robust CMOS on-chip ESD protection circuit is proposed, which consists of four parasitic lateral SCR devices with low ESD trigger voltages to protect NMOS and PMOS devices of the internal circuits against the ESD pulses with both positive and negative polarities with respect to either VDD or VSS(GND) nodes. For each ESD stress with positive or negative polarity, there is an efficient and direct shunt path generated by the SCR low-impedance latching state to quickly bypass the ESD current. Thus, this four-SCR ESD protection circuit can perform very efficient protection in a small layout area. Since there is no diffusion or polysilicon resistor in the proposed ESD protection circuit, the RC delay between each I/O pad and its internal circuits is very low and high-speed applications are feasible. The experimental results show that this four-SCR protection circuit can successfully perform very effective protection against ESD damage. Moreover, the proposed ESD protection circuit is fully process-compatible with n-well or p-well CMOS and BiCMOS technologies.     

电子设备中的ESD保护设计

介绍了静电放电(ESD)的工作机理以及静电放电给电子元器件所带来的损伤。通过对比压敏电阻与瞬变电压抑制二极管(TVS管)的特点,给出了如何选择ESD保护器件的一些建议。在分析了TVS管的工作原理及关键参数基础上,对TVS管选型标准进行了简要介绍。针对使用TVS管的保护电路,以IEC61000-4-2最高严酷度级别4的环境对电路中的寄生参数进行了分析,提出了优化ESD保护器件性能及PCB保护电路设计时需要注意的事项。以MAX3490E为例指出了集成片上ESD系统芯片的优点。     

由版图引起的CMOS ESD保护电路失效的分析

ESD保护电路已经成为CMOS集成电路不可或缺的组成部分,在当前CMOS IC特征尺寸进入深亚微米时代后,如何避免由ESD应力导致的保护电路的击穿已经成为CMOS IC设计过程中一个棘手的问题.光发射显微镜利用了IC芯片失效点所产生的显微红外发光现象可以对失效部位进行定位,结合版图分析以及微分析技术,如扫描电子显微镜SEM、聚焦离子束FIB等的应用可以揭示ESD保护电路的失效原因及其机理.通过对两个击穿失效的CMOS功率ICESD保护电路实际案例的分析和研究,提出了改进ESD保护电路版图设计的途径.     

ESD issues in compound semiconductor high-frequency devices and circuits

The need of ESD protection for high frequency devices and circuits is underlined by reviewing the compound semiconductor material properties with emphasis on ESD stress and by collecting their ESD failure thresholds. Basic requirements for possible ESD protection structures in the microwave frequency regime are discussed and possible ESD protection devices and circuit concepts are proposed.