双核SoC芯片扫描链测试设计与实现

针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路。根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案：利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路。扫描链测试支持固定型故障测试和时延相关故障测试。针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试。采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。     

ASIC集成电路的可测性设计与技术实现

ASIC集成电路设计开发中的隐含逻辑瑕疵与电路故障是芯片实现的最大困境,针对不同特性的电路提出了内部逻辑扫描、存储器内建自测试、边界扫描链插入以及ATPG自动测试向量生成的解决方案与技术方法,实现了SOC设计开发中逻辑与成片电路的主动侦测与跟踪寻径,经实践证明这些方法大大提高了复杂SOC研制的成功率.     

一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。     

SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合,以减少扫描移入阶段扫描链上不必要的状态跳变,从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明,该方法最多能将扫描移入阶段峰值功耗降低94．5％,平均功耗降低93．8％,而面积开销可以忽略不计．     

扫描链故障确定性诊断向量生成算法

扫描技术是一种广泛采用的结构化可测试性设计方法,是提高测试质量的有效手段.但由于扫描链及其控制逻辑可能会占到整个芯片面积的30%,因此扫描链故障导致的失效可能会达到失效总数的50%.提出一种扫描链故障确定性诊断向量生成算法:首先建立了诊断扫描链故障的电路模型,利用该模型可以采用现有固定型故障测试生成工具产生扫描链诊断向量;然后提出一种故障响应分析方法,以有效地降低候选故障对的数量,从而在保障诊断质量的前提下减少诊断向量数目,缩短了诊断过程的时间.实验结果表明,在测试诊断精确度、故障分辨率和向量生成时间方面,该算法均优于已有的扫描链诊断向量生成方法.     

“存储+逻辑”3D集成电路的硅通孔可测试性设计

为了缩短硅通孔的测试时间,针对符合JESD229和IEEE1149.1边界扫描协议的"存储+逻辑"3D集成电路,提出一种硅通孔可测试性设计.首先在逻辑晶片上增加控制模块,用于控制存储晶片的边界扫描链;然后通过修改逻辑晶片上原有边界扫描链结构,实现串联和并联2种与存储晶片边界扫描链连接的模式;最后在逻辑晶片上增加寄存器,以保存测试过程所使用的配置比特,控制整体测试流程.实验数据表明,该设计仅比原有的IEEE1149.1边界扫描电路增加了0.4%的面积开销,而测试时间缩短为已有工作的1?6.     

用于硬件模拟平台调试的低资源消耗扫描链插入方法

为提高电路的调试性并降低逻辑资源消耗,提出一种用于硬件模拟平台的扫描链插入方法,利用FPGA中未被完全使用的逻辑资源实现了扫描逻辑.首先在网表中找出所有连接到D触发器输入端的部分使用查找表;然后采用逻辑混合的方法修改查找表内容和引脚连接,将D触发器改为扫描触发器;最后将所有扫描触发器前后相连,构建扫描链.该方法工作在网表级,与现有FPGA开发流程兼容,便于与现有工具集成.对15个不同规模ITC’99基准电路进行实验的结果表明,该方法可平均减小22.9%的逻辑资源消耗.     

边界扫描技术在VLSI电路设计中的应用研究

边界扫描技术（BST）是一种新型的VLSI电路测试方法,但在扫描链路的设计中如何将不同厂家、不同型号、不同工作电压的BS器件实现JTAG互连,如何将边界扫描测试、在线编程和仿真结合起来一直是一个亟待解决的问题;为解决上述问题,在大规模集成电路设计中采用逻辑可编程扫描链方法,利用边界扫描技术对电路板进行测试,实验证明采用逻辑可编程扫描链方法可有效的解决测试与在线编程（或在线仿真）的兼容问题。     

用户定制边界扫描结构的设计与自动实现

边界扫描是一种标准化的可测性设计体系结构,已被广泛应用于板级测试、系统片上调试以及IC编程;Longtium R2+微处理器的边界扫描设计采用EDA工具BSD Compiler自动完成,缩短了设计和验证周期;主要介绍了BSD Compiler的设计流程及配置要点,并结合Longtium R2+边界扫描逻辑的具体实现方案,提出了一种利用边界扫描逻辑实现对系统内部逻辑观察与控制的机制。     

SoC设计中的时钟低功耗技术

针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。     

基于ZYNQ的深度学习卷积神经网络加速平台设计

针对将各种卷积神经网络(CNN)模型部署在不同硬件端来实现算法加速时所遇到的耗费时间,工作量大等问题,采用Tengine工具链这一新兴的深度学习编译器技术来设计通用深度学习加速器,来将卷积神经网络模型与硬件后端高效快速对接；深度学习加速器的平台采用ZYNQ系列的ZCU104开发板,采用软硬件协同设计的思想,将开源的英伟达深度学习加速器(NVDLA)映射到可编程逻辑门阵列(FPGA)上,与ARM处理器构成SoC系统；NVDLA整体架构规范,包含软硬件设计,采用Tengine工具链代替原来官方的编译工具链；之后在搭建好的NVDLA平台上实现lenet-5和resnet-18的网络加速,完成了mnist和cifar-10的数据集图像分类任务；实验结果表明,采用Tengine工具链要比NVDLA官方的编译工具链推理速度快2.5倍,并且量化工具使用方便,网络模型部署高效。     

EDA(电子设计自动化)的进展——设计综合工具的开发方兴未艾

ＥＤＡ（电子设计自动化）的进展——设计综合工具的开发方兴未艾北京清华大学电子工程系（１０００８４）周祖成１版图综合（ｌｉｎｋｔｏｌａｙｏｕｔ）选定ＲＴＬ结构之后，逻辑综合完成硬件的设计流图向门级结构描述的转换，最初从逻辑综合开始研究设计综合，因为早在...     

基于扫描D触发器的可逆电路测试综合方法

为了实现可逆逻辑电路的可测性设计,充分利用可逆逻辑电路中存在的输出引脚,提出一种可逆逻辑电路测试综合方法.通过定义可逆逻辑门的可观性值和可控性值的计算方法,对可逆逻辑电路的可测性进行建模;通过插入观察点,制定了可逆组合逻辑电路可测性实现方案;通过对现有的D触发器进行改造并构建全新的扫描D触发器,制定了可逆时序电路的可测性逻辑实现方案;最后分析了扫描D触发器的工作特点,规范了测试步骤,建立一种可逆逻辑电路的测试综合方法.实验结果表明,与现有方法相比,文中方法插入观察点代价平均增加不到1%,但电路的可观性平均能得到24%的改善.     

VHDL语言设计可综合的微处理器内核*

详细介绍了用VHDL语言设计可逻辑综合的教学实验用CPU的过程。CPU指令系统构架采用RISC结构,设计上使用结构化编程方法,将CPU内核按照功能划分为不同的模块,采用VHDL语言设计每一个模块的内部功能和外围接口。所有的功能模块组合起来后,通过EDA工具进行CPU内核的逻辑综合和功能仿真,最后在可编程逻辑器件上实现这个完整的CPU内核。     

基于网络综合扫描的信息安全风险评估研究

信息安全风险评估是安全风险管理的重要内容,是保障信息系统安全性的重要手段。利用网络综合扫描工具可以对信息系统进行有效的安全风险评估,从而维护系统的安全性。首先给出了安全扫描技术的分类,网络综合扫描的概念,并介绍了常用的网络综合扫描工具。然后对信息安全风险评估,介绍了其评估方法、评估流程和评估工具。最后,给出了利用网络综合扫描工具实现信息系统安全风险评估的原理,并通过扫描工具X-Scan进行测试。     

Verilog—HDL在数字ASIC设计上的应用

本文探索了在CADENCE环境下采用Verilog－HDL工具从顶到下设计ASIC的一般方法。工作着重在单元库的建立和RTL级的逻辑综合与优化技术。从系统功能出发，进行多层次设计，Verilog－HDL设计工具可以提供强有力支持。本文通过一个设计实例介绍了Verilog－HDL设计工具的应用。     

基于SQLite的边界扫描互连测试矢量生成设计

互连测试是边界扫描技术的主要内容之一,在分析IEEE1149.1的基础上,给出一种基于嵌入式开源数据库SQLite的边界扫描测试系统中互连测试矢量生成的设计;利用SQLite数据库中存储的被测电路的扫描链路信息和器件等信息,得到扫描粗链并进一步形成扫描细链;利用可测网络信息结合测试算法产生测试矢量;最终将测试矢量在扫描细链上对扫描单元赋值即得到扫描链的互连测试矢量集;测试结果表明,该设计可快速生成测试矢量而缩短测试时间,具有较好的应用前景.     

基于IEEE P1687的可变扫描链设计

在系统芯片SoC中,嵌入式仪器的应用越来越广泛;如何利用已经获得广泛应用的IEEE 1149.1测试访问端口(TAP)实现对嵌入式仪器的访问成为一个新的问题;IEEE P1687 (IJTAG)建议标准提供了一个连接TAP与片上嵌入式仪器的界面标准;其特点是在扫描链中插入SIB使得在嵌入式仪器网络设计和嵌入式仪器的访问中扫描链具有灵活可变的特性;介绍了IEEE P1687标准,分析了IEEE 1149.1在嵌入式仪器访问应用中的缺点及IEEE P1687的优势,并设计实现了SIB的功能,给出了P1687的单层与多层网络结构,并对所需功能进行了仿真验证证明方案可行.     

RTL到GDSII设计流程概述

从环境设置、约束检查、时钟规划、逻辑综合、布局优化及插入DFT、时钟树综合、CTS后优化、布线及优化、物理验证、参数提取、静态时序分析、功能验证、形式验证和自动测试向量生成等方面,对RTL到GDSII的设计流程进行了简要的叙述.     

软硬件混成模块化SoC集成方法

针对现有SoC软硬件协同设计方法学模块复用率低、软硬件整合困难,提出了有利于设计团队管理和任务划分的软硬件混成模块化集成思想,并结合国产微处理器给出了SoC三阶段集成方法.给出了具体的设计阶段划分及任务,设计团队知识结构和任务调度的基本方法,以及EDA工具链实例.该集成方法已通过逻辑仿真与物理仿真的验证.