高频谱纯度的小数分频频率合成器

小数分频频率合成器输出频率分辨率高,换频速度快。但合成信号频谱中存在着固有而严重的相位杂散,即小数杂散。本文分析了小数杂散产生的机理,推导了小数杂散的数学表达式,并首次给出了三位小数时实测的小数杂散大小。文中还给出了一种高频谱纯度的小数分频频率合成器系统框图及性能指标。数据表明,本文所用的相位补偿法在合成器整个输出范围内,对小数杂散有45dB以上的抑制。     

源速率抑制小数分频频率合成器

本文提出一种新的自适应锁相频率合成器方案,它具有快的换频响应速度,高的频率分辨率和较纯的输出信号频谱,以及实现容易等优点。文中给出了实现框图,并对其原理作了详细的说明。最后,从理论上计算了合成器换频所需时间,讨论了合成器环路对小数分频所引起的尾数效应的抑制。     

一种快速换频的小数分频频率合成器

本文提出一种新的快速换频的小数分频频率合成器,它通过引入一种新的脉冲频率鉴频器和采用小数分频技术,使得这种频率合成器具有换频速度決,不需附加补偿电路等优点。文章给出了这种合成器的框图,分析了它的性能,并列出了部分实验结果。     

一种快速换频的小数分频频率合成器

本文提出一种新的频率合成器,它通过引入一种新的脉冲频率鉴频器和采用小数分频技术,使得其具有换频速度快,并不需要附加小数分频补偿电路等优点.文章给出了这种合成器的原理框图,分析了它的性能,并列出部分实验结果.     

基于ADF4252实现的小数分频频率合成器

本文介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

小数分频频率合成器的计算机辅助设计

通过介绍小数分频频率合成器的基础理论，详细阐述了利用Agilent公司的ADS软件进行小数频率合成器的计算机辅助设计与过程。仿真结果表明，运用ADS仿真模拟有利于提高电路设计和制造水平，对实际中应用小数分频频率合成技术具有较好的借鉴意义。     

小数分频频率合成器及其相位补偿技术

本文在简单介绍小数分频频率合成器基本原理的基础上,对其中的核心问题—相位补偿技术进行了详细研究,给出了相位点补偿、欠补偿和全补偿的概念,提出了用单片机控制实现相位全补偿的新方案。最后详细介绍了小数分频频率合成器的具体实现。     

一种新的快速跳频频率合成器

本文提出一种新的快速跳频频率合成器方案。它通过采用脉冲内插变频鉴相和取样—保持—直接电压预置两种方法,使得电路具有换频速度快、输出信号频谱纯、以及易达到高的频率分辨率等优点,且实现容易。文中给出了实现框图和部分关键电路,并对其工作原理作了详细的说明。最后,对环路性能进行了分析。     

一种加快频率合成器跳频速度的新方法

本文介绍一种加快频率合成器跳频速度的新方法,该方法能确保环路的初始频差在快捕带以内,使环路迅速捕获锁定。同时,这种方法降低了对VCO性能的要求,只要在VCO振荡频率的范围内,都能保证环路实现快捕。本方法硬件结构简单、容易实现,并有较大的灵活性,在未来工程中将具有广泛的应用前景。     

A ring oscillator based frequency synthesizer without using frequency divider

A novel indirect frequency synthesizer (FS) circuit comprising a multiplexer (MUX) controlled ring oscillator (RO) and a Hogge phase detector has been proposed. The circuit will synthesize signals having better spectral purity and will consume less power compared to conventional indirect FS circuits. The MUX controlled RO will provide higher flexibility in frequency control and the voltage controlled oscillator (VCO) sensitivity can be varied easily to keep loop gain fixed for different values of synthesized signal frequencies. Hardware experimental results have been given to establish theoretical anticipations.     

频率识别及其在数字式频率综合器中的应用

频率瞄准是现代电子对抗战中的一个重要步骤.在收发共用的数字式频率综合器中,如何快速判别频率是否瞄准,也就成为电子对抗战中的一个关键课题.本文提供了一种判别频率是否瞄准的方法.     

具有自动频率校准的宽频率范围Σ-Δ小数频率综合器

A wide range fractional-N frequency synthesizer in 0.18μm RF CMOS technology is implemented. A switched-capacitors bank LC-tank VCO and an adaptive frequency calibration technique are used to expand the frequency range.A 16-bit third-order sigma-delta modulator with dither is used to randomize the fractional spur. The active area is 0.6 mm~2.The experimental results show the proposed frequency synthesizer consumes 4.3 raA from a single 1.8 V supply voltage except for buffers.The frequency range is 1.44-2.11 GHz and the frequency resolution is less than 0.4 kHz.The phase noise is -94 dBc/Hz @ 100 kHz and -121 dBc/Hz @ 1 MHz at the output of the prescaler with a loop bandwidth of approximately 120 kHz.The performance meets the requirements for the multi-band and multi-mode transceiver applications.     

多频道通信程控频率合成器

本文以大规模锁相环集成电路为中心,提出了一种可程控的频率合成技术。探索了多频道无线通信频率切换的方法,并给出了电路设计参数,图表以及微机接口的硬件和软件流程。有效地解决了多频道通讯中的程控频道切换的问题。     

一种快速跳频锁相频率合成器

本文提出一种小数分频自适应锁相频率合成方案,以提高鉴相频率和自适应改善环路自然角频率ω_n两方面去提高频率转换速度.并针对小数分频中模拟相位内插补偿时D/A变换的问题,采用数码-脉宽-电荷变换法进行电荷补偿.最后分析了环路的性能,证明该系统是能胜任跳频频率合成任务的.     

PILOT－BASED FREQUENCY OFFSET DETECTION SCHEME IN OFDM SYSTEM

The frequency offset information is extracted from local pilot amplitude characteristics, which suffer much less distortion in frequency-selective fading channels than those utilizing frequency domain correlation techniques. Simulation shows that the performance of this scheme has better performance than the existing frequency domain pilot-based frequency offset detection scheme.     

An ultra-low power integer-N frequency synthesizer for MICS transceivers

The ultra-low power frequency synthesizer for the transceivers used in the application of Medical Implantable Communication Services (MICS) is presented. The MICS band is from 402 to 405 MHz. Each channel spacing is 300 kHz. Integer-N architecture is used to implement the frequency synthesizer. The post layout simulations show that the total power consumption of the system is less than at 1.2 V power supply. The gains of the charge pump and voltage controlled oscillator (VCO) are and 50 MHz/V, respectively. The standard 300 kHz external clock is used as the reference. The design is carried out in the IBM 90 nm 9LPRF CMOS technology.     

C频段宽带低杂散频率合成器的设计与实现

在此介绍了小数分频锁相频率合成器的相关理论。设计一个带宽为580 MHz、杂散抑制度≤-60 d Bc、相位噪声≤-85 d Bc/Hz@10 k Hz的C频段宽带低杂散频率合成器。利用双环锁相频率合成技术和小数分频锁相技术,实现了宽带、低杂散的锁相频率合成器的设计。最后经过测试近端杂散指标≤-60 d Bc,远端杂散指标≤-70 d Bc,偏移10 k Hz的相位噪声为-89.95 d Bc/Hz,技术指标都优于设计要求。