用校正法实现硬件数字乘法器

硬件数字乘法器是一个高速数字信号处理系统的关键部件.目前在美国和日本已经研制出单片的16×16位数字乘法器超大规模集成电路.国内实现乘法器的最常用方案,是用Texas公司74系列的4×4基本乘法单元电路74LS274和华莱士树位片电路74LS275,按华莱士树结构叠接而成.采用这种方案的16×16位2的补码乘法器需要六、七十片中规模TTL集成电路,其中包括16片4×4基本乘法单元电路.这种乘法器的规模还是相当大的,不可能被广泛应用.本文将提出一种新颖的乘法器硬件结构,这种     

单片集成并行流水线操作16×16位数字乘法器

本文介绍采用平行/流水线操作原理的16× 16位数字乘法器的工作原理和单片集成结果.整个电路由二相非重叠时钟控制,利用标准单元设计,由7000多门组成芯片,在双层铝布线的 2μm CMOS工艺上制备,能实现最高乘法操作每秒 7 MHz,芯片的面积为 8758 × 8878 μm.     

一种基于全差分积分器的时钟稳定电路设计

设计了一种用于超高速A/D转换器的时钟稳定电路。利用全差分连续时间积分器将差分时钟信号的占空比量化为电压信号,再通过跨导放大器产生控制电流来调整输出时钟的共模电平,达到调整输出时钟占空比的目的。电路采用0.18 μm标准CMOS工艺进行设计,工作电压为1.8 V,在2 GHz的最高时钟频率下,将占空比为20%~80%的输入时钟信号调整为(50±1)%,输出时钟抖动小于132 fs,具有抑制时钟抖动的能力。     

Ku波段GaAs微波单片集成电路

本文介绍Ku波段GaAs单片集成电路的设计、研制和测量结果。该单片电路的匹配网络采用对FET进行计算机分析和电路模拟相结合的方法进行设计。研制成功了一个两级单片电路,其尺寸为1.9×3.2×0.1mm,在14.5～15.4GHz的频率范围内,输出功率P_0≥100mW,增益G_P≥5dB,带内增益起伏△G_P≤±0.75dB。     

一种4路正交时钟校准电路的设计

采用TSMC 40 nm CMOS工艺,设计了一种正交时钟校准电路,它包含2个脉冲宽度调整环路和1个内嵌的延迟锁相环。与其他校准电路相比,本文校准电路无需50%占空比的参考时钟或者单端转差分(STC)电路,就能获得4路占空比为50%的时钟,还能调整时钟的相对相位以输出4路正交时钟。当工作频率为3.125 GHz时,该校准电路能将占空比为10%~90%的输入时钟自动调整至占空比为50%±0.2%的时钟,相位调整范围为58°~122°,电路功耗为2.2 mW,可应用于RapidIO物理层接收机电路中。     

具有时钟提取及倍频功能的 5Gb/s全速率复接器设计

采用SMIC 0．18μm CMOS工艺设计了一个具有时钟提取及倍频功能的5Gb／s全速率2：1复接电路。整个电路由两部分构成,即：全速率2：1复接器和时钟提取及倍频环路。其中,后者从一路2．5Gb／S输入数据中提取出时钟信号,并为前者提供所需的2．5GHz及5GHz的时钟。Pottbgcker鉴频鉴相器被运用以提高环路的捕获带宽。设计广泛采用了具有速度高和抗干扰能力强等诸多优点的电流模逻辑。仿真结果表明,本电路无需任何参考时钟,无需外接元件及手动相位调整或辅助捕获,就能可靠地工作在2．4～2．9Gb／s的输入数据速率上。芯片面积为812μm×675μm。电源电压1．8V时,功耗为162mW。     

别出心裁 诺基亚3200

近日,诺基亚发布了新款手机3200,与诺基亚6220一样,该机采用Series 40界面。27.3×27.3(毫米)的4096色STN屏幕,分辨率为128×128像素,可显示5行文字。     

2～12GHz GaAs单片行波放大器

报道了一个全平面超宽带ＧａＡｓ单片行波放大器的研究结果。该单片电路的核心部件是四个３００μｍ栅宽的ＭＥＳＦＥＴ，整个电路拓扑结构简单，芯片面积为３．０ｍｍ×１．８ｍｍ。电路经优化设计后在２～１２ＧＨｚ范围内，小信号增益为５±１ｄＢ，输入输出电压驻波比≤１．７５。上述频率范围内输出功率≥１６ｄＢｍ，噪声系数≤８ｄＢ。采用全离子注入、全平面工艺，均匀性、一致性良好。实验结果与设计预计值十分一致。     

一种高速高精度时钟占空比稳定电路

设计了一种高速高精度的时钟占空比稳定电路。采用全差分连续时间积分器将时钟占空比量化为电压信号,积分器对占空比偏差的累积效应可使电路达到很高的调整精度。采用跨导运算放大器将电压信号转换为电流信号,并加载到输入时钟缓冲器上,改变其输出时钟的直流电平,从而调整输出时钟的占空比,避免了调整输出时钟上升/下降沿带来的较大抖动。采用TSMC 0.18 μm CMOS工艺进行设计,电源电压为2 V。当输入差分时钟频率为1.6 GHz时,可以将占空比范围为20%~80%的输入时钟信号的占空比均调节至(50±0.5)%,且输出时钟抖动小于159.398 fs,适用于超高速的信号处理系统。     

一种新型超高速高精度时钟占空比校准电路

设计了一种超高速高精度时钟占空比校准电路。采用一种新的脉冲宽度校准单元,通过控制电压调整时钟上升、下降时间来实现占空比调整。同时,设计了一种时钟放大模块,降低了占空比校准单元对输入时钟幅度的要求,提高了占空比校准精度。分析了各电路模块的作用以及对整体性能的影响。采用SMIC 65 nm CMOS工艺,在1.8 V电源电压下对各模块以及整体电路进行仿真验证。仿真结果表明,该时钟占空比校准电路能对输入频率为1～4 GHz、占空比为20%～80%的时钟进行精确校准,校准后的占空比为(50±1)%,系统稳定时间为200个输入时钟周期,功耗为10 mW。     

64×64元InSb红外焦平面读出电路研制进展

研制了用于 6 4× 6 4元InSb红外焦平面的几种读出电路。ISM 6 4× 6 4- 2型电路是采用直接注入模式 ,行积分工作的读出电路。ISM 6 4× 6 4- 3型电路仍然采用直接注入读出模式 ,行积分工作 ,但是增加了一级采样保持电路。ISM 6 4× 6 4- 4型电路采用直接注入模式 ,帧积分工作 ,因而可大大提高信噪比。描述了 2、3和 4型电路的结构 ,工作原理及版图设计特点 ,电路的制造工艺、测试方法及其主要性能。     

CS8828CN语音合成与再生电路

ＣＳ8 82 8ＣＮ是用于语音录放的单片ＣＭＯＳ大规模集成电路 ,采用ＡＤＭ (自适应增量调制 )。它与动态ＲＡＭ以及包括话筒、扬声器、放大器等的音频电路共同构成一语音录放系统。主要用于语音学习机、益智玩具、录音电话等。该电路版图采用 1 5 μｍＳｉ 栅Ｐ 阱ＣＭＯＳ工艺设计规则进行设计 ,共有 10块掩模版 ,芯片面积为(2 82 4× 3 112 )ｍｍ2 ,集成度 10 0 0 0Ｔｒ 芯片 ,其中模拟元器件约 4 0 0元件 ,采用ＱＦＰ60封装。主要技术性能指标 :·工作电压 :5Ｖ·工作电流 :≤ 5ｍＡ·工作频率 :640～ 10 0 0ｋＨｚ·可外接 4片 1Ｍ× 4…     

一种采用半速结构的CMOS串行数据收发器的设计

设计了一种单片集成的CMOS串行数据收发器．该收发器用于线上速率为1.25Gb/s的千兆以太网中,全集成了发送和接收的功能,主要由时钟发生器、时钟数据恢复电路、并串／串并转换电路、线驱动器和均衡器组成．为了降低系统设计难度和电路功耗,收发器采用了半速率时钟结构．电路采用1.8V 0.18μm 1P6M CMOS数字工艺,芯片面积为2.0mm×1.9mm．经Cadence Spectre仿真验证以及流片测试,电路工作正常,功能良好．     

一种高工作频率、低相位噪声的CMOS环形振荡器

采用全开关状态的延时单元和双延时路径两种电路技术设计了一种高工作频率、低相位噪声的环形振荡器。环路级数采用偶数级来获得两路相位相差90°的正交输出时钟,芯片采用台湾TSMC0.18μmCMOS工艺。测试结果表明,振荡器在5GHz的工作频率上,在偏离主频10MHz处相位噪声可达-89.3dB/Hz。采用1.8V电源电压时,电路的功耗为50mW,振荡器核芯面积为60μm×60μm。     

阿尔卡特首款彩信手机OT535上市

阿尔卡特首款彩信手机OT535延续了阿尔卡特手机的独特风格设计,它的整体尺寸为106×47×19.5mm,重量为87克,非常小巧。OT535采用4096色屏幕,超大彩屏分辨率达到128×128像素,屏幕尺寸达到32×32mm,最多可同时显示7行中文。OT535支持多种个性化设置,如动画待机图和时钟屏保,并有四种菜单风格选择。OT535还自带有独特的机身待机图片和菜单背景图片,相当别具匠心。OT535的短讯功能也十分强大,除了支持MMS彩信、SMS普通短信以外还提供独特的VMS语音短信功能。OT535的VMS录音留言发送功能使用户可自行录下留言,再以彩信方式发送给对方…     

功能强大的时钟中断

<正> 在单片机程序设计中,设置一个好的时钟中断,将能使一个CPU发挥两个CPU的功效,大大地方便和简化了程序的编制,提高系统的效率与可操作性。我们可以把一些例行的及需要定时执行的程序放在时钟中断中,还可以利用时钟中断协助主程序完成定时、延时等操作。下面以6MHz时钟的AT89C51系统为例,说明时钟中断的应用。 1.定时器初值与中断周期 时钟中断无需过于频繁,一般取20ms(50Hz)即可。如需要百分之一秒的时基信号,可取10ms(100Hz)。这里取20ms,用定时器TO工作于16位定时器方式(方式1)。TO的工作方式为:每过一个机器周期自动加1,当计满OFFFFh,要溢出时,便会产生中断,并由硬件设置相应的标志位供软件查询。即从中断到启动经历了N+1个机器周期。所以,我们只要在TO中预先存入一个比满值OFFFFh小N的数,然后启动定时器,便会在N个机器周期后产生中断。这个值便是所谓的“初值”。下面计算我们需要的初值:时钟为6MHz,12个时钟周期为一个机器周期,1秒中有6M÷12=5×10~5个机器周期。20ms=2×10~(-2)秒,便有5×10~5×2×10~(-2)ms=10000个机器周期。(1000)_(10)=(2710)_(16),则OFFFFh-2710h+1=OD8FOh。由于响     

4K存储器及其应用

一九八○年六月由四机部主持召开的1424所28项科研成果鉴定会,MM20型4096×1位单管单元动态随机存储器是获得定型并通过部级鉴定的产品之一。该器件具有高速、低功耗、高可靠等特点,是目前国内首先投入市场实用的集成度最大的一种定型产品。该器件从电路设计、制作工艺、性能指标、封装及外引线排列均与美国TI公司的TMS4030/4060相同并可互换使用。为使国产4KRAM进一步推广应用,给用户提供必要的使用资料,特编译此文供参考。     

一种采用低阈值技术实现的高速模数转换器

在0.35 μm标准CMOS工艺下实现了一款采用低阈值技术的高速流水线模数转换器。该转换器包括采样保持电路、流水线ADC核、时钟电路和基准电路。相比于传统电路,该模数转换器中采样保持电路的放大器采用了低阈值设计技术。其优势在于,在特定工艺下,通过低阈值器件补偿放大器可实现高增益带宽,提高了模数转换器的速度。同时,设计了一种全新的保护电路,可有效保证电路的正常工作。采用一种独特的偏置电路设计技术,不仅能够优化跨导放大器的增益和带宽,还可以调节MOS器件工作状态。转换器采用4 bit+8×1.5 bit+3 bit的十级流水线架构,实现了14位精度的模数转换功能。在5 V电源100 MHz时钟下,仿真结果表明,SINAD为74.76 dB,SFDR为87.63 dBc,面积为5 mm×5 mm。     

2.5-Gb/s 0.18-μm CMOS全集成，低功耗时钟数据恢复电路

采用SMIC 0.18-μm CMOS 工艺设计并实现了一款基于锁相原理的单片Bang-Bang时钟恢复电路。从系统级及电路级详细论述了本电路的设计方法。本电路的有效面积为340×440 μm2。在1.8V电压下的功耗仅仅为60mW,输入灵敏度不到25mV,输出单端摆幅超过300mV。它具有800MHz的牵引带宽,相位噪声为 -111.54 dBc/Hz @10 kHz。本电路可以可靠地工作在1.8 Gb/s 到2.6 Gb/s之间的任意数据输入速率,而不需要任何参考时钟,外部调谐或外接元件。     

一种全速率线性25Gb/s时钟数据恢复电路

面向高速光通信系统的应用,提出了一种全速率线性25Gb/s时钟数据恢复电路(Clock and Data Recovery Circuit,CDRC)。CDRC采用了混频器型线性鉴相器和自动锁频技术来实现全速率时钟提取和数据恢复。在设计中没有使用外部参考时钟。基于45nm CMOS工艺,该CDR电路从版图后仿真结果得到:恢复25Gb/s数据眼图的差分电压峰峰值V_pp和抖动峰峰值分别为1.3V和2.93ps;输出25GHz时钟的差分电压峰峰值V_pp和抖动峰峰值分别为1V和2.51ps,相位噪声为-93.6dBc/Hz@1MHz。该芯片面积为1.18×1.07mm²,在1V的电源电压下功耗为51.36mW。