让低功耗设计由难变易

面向消费电子IC低功耗设计是个热点,但也是个难点。基于Si2行业标准组织通用功耗格式(Common Power Format,CPF)标准,且唯一经过量产证实的Cadence低功耗芯片设计解决方案,通过一个完整、     

集成电路低功耗设计

集成电路的低功耗和散热设计是ASIC(专用集成电路)芯片发展中比较突出的问题。文中从理论上对由于寄生负载电容进行充放电、漏电流和亚阈电流造成的集成电路功耗进行了探讨,从而找出降低集成电路功耗的多种方法。     

门控时钟的低功耗设计技术

门控时钟是一种有效的低功耗设计技术，文章介绍了该技术的一种EDA实现方法。介绍了其设计思想和实现细节，重点对设计过程中存在可测性设计(DFT）以及时序分析、优化和验证等问题分别进行了详细分析，并给出了相应的解决方法，以使该技术更好地融入到常用的SoC设计流程当中，发挥更高的效率。     

8位高速低功耗流水线型ADC的设计技术研究

采用7级子ADC流水线结构设计了一个8位80MS/s的低功耗模数转换电路。为减小整个ADC的芯片面积和功耗,改善其谐波失真和噪声特性,重点考虑了第一级子ADC中MDAC的设计,将整个ADC的采样保持电路集成在第一级子ADC的MDAC中,并且采用逐级缩放技术设计7级子ADC的电路结构,在版图设计中考虑每一级子ADC中的电容及放大器的对称性。采用0.18μm CMOS工艺,该ADC的信噪比（SNR）为53dB,有效位数（ENOB）为7.98位,该ADC的芯片面积只有0.56mm2,典型的功耗电流仅为22mA。整个ADC性能达到设计要求。     

聚焦低功耗设计技术构建自动化设计环境

日本某半导体厂商表示:"对于65nm的逻辑芯片来说,如果仅依靠工艺技术的进步,无论怎样努力,也不可能将功耗降低到顾客满意的水平。因此,要降低功耗,只有从电路技术、结构技术等方面着手。"针对2007年量产的65nm逻辑芯片,     

多媒体SOC芯片的低功耗设计

从集成电路功耗原理出发,分析了CMOS电路功耗的来源,从集成电路设计的系统级、算法级、架构级、电路/门级以及工艺/器件级五个抽象层次出发,整理、总结了当前主要的低功耗设计方法,并在实际的移动多媒体处理应用SOC芯片设计中,平衡产品成本、设计复杂度、设计环境等多种因素,确定并应用了适合设计对象的低功耗设计方法的组合.通过对于样片功耗的测试分析,低功耗设计方法(组合)取得了预期的效果,实现了较低的动态功耗与很低的静态功耗.     

St将贡献低功耗系统芯片和先进的编码技术，确保新的高性能标准全面支持移动系统

意法半导体今天宣布加入增强无线联盟（EWC），该组织是2005年10月由Wi-Fi领导厂商组成的泛行业联盟，联盟设立的宗旨是加快和推动IEEE802．1In高速无线标准的开发应用。新标准的传输性能可望比今天的无线局域网（WLAN）提高三倍多。ST认为确保新标准中含有专门为提高电池使用寿命和传输距离而设计的功能，从而为手持设备提供充分的支持，这一点具有重要意义。     

Eclypse推动低功耗设计技术广泛应用

新思科技（Synopsys）发布了Synopsys Eclypse低功耗解决方案。该方案包含验证、执行和sign—off等工具,以及低功耗芯片开发IP、方法和服务方案,使之成为一项精简的、易于使用、并涵盖设计过程每个阶段的低功耗工作流程。     

挑战功耗：低功耗ASIC设计技术

截止不久以前,低功耗数字IC设计一直是专家或专业IC设计者的领地.但是,大多数IC设计工程师今后都必须学习各种低功耗设计技术,因为越来越多的ASIC和SoC(单片系统)将采用0.13μm及0.13μm以下工艺.在0.13μm工艺时,代工厂开始在硅工艺中采用新的技术和材料如低k介质和铜以便提高设计的性能.采用更小的工艺尺寸、可比例缩放的阈值以及不可比例缩放的电压,能制造出更小、更快的IC,但也带来了一个很麻烦的副作用:泄漏,或静态功耗.     

内嵌协议堆栈的超低功耗单片无线收发芯片nRF24AP1

nRF24AP1是在Nordic公司过去两年里推出的多款高集成度单片CMOS 2．4GHz无线芯片的基础上，采用Nordic最新的技术和超低功耗技术，在一个5X5mm封装中集成有无线传输以及无线互连软件协议堆栈等完整功能的无线收发芯片，该芯片体现了使用、性能和成本的完美结合。由于其具有超低功耗特性并集成了软件堆栈，因而很适合于采用纽扣电池供电的应用场合，同时可用于工业控制、科研、医学等领域，而且比zigBee和蓝牙在成本和低功耗方面更有优势。     

一种低功耗图像压缩芯片的设计与实现

设计实现了一款低功耗小面积的JPEG图像压缩芯片.该压缩芯片采用4×4分块方式,每个4×4块的一维DCT运算只需要1次乘法.二维DCT中间转置结构采用一种新颖的实现方式,与传统的实现方式相比,减少了37.5％的延时和51％的面积.设计的电路采用UMC18工艺流片实现,芯片的面积和功耗分别为0.46 mm2和0.9 mW.测试结果显示,该图像压缩芯片可以在实现较高压缩比(大于80％)的同时获得较好的图像质量(PSNR大于30 dB).     

一种低功耗时钟芯片的设计与实现

本文讨论了一种低功耗时钟芯片的设计与实现。通过分析CMOS电路功耗产生原因,给出了详细的低功耗实现方案。流片后测试表明该芯片工作电流0.17mA,满足低功耗要求。     

SoC低功耗设计中的DVS技术

随着系统芯片(SoC)集成更多的功能并采用更先进的工艺,它所面临的高性能与低功耗的矛盾越来越突出.动态电压调整(DVS)技术可以在不影响处理器性能的前提下,通过性能预测软件根据处理器的繁忙程度调整处理器的工作电压和工作频率,达到降低芯片功耗的目的.文中讨论了DVS技术降低功耗的可能性,介绍了如何利用两种不同的DVS技术让处理器根据当前的工作负荷运行在不同的性能水平上,以节省不必要的功耗.     

Marvell推出全球首款802．11ac移动MIMO组合无线解决方案

Marvell日前宣布推出低功耗802．11ac组合无线芯片Avastar88W8897,该芯片可极大地提升消费者的移动计算以及高清多媒体体验。Avastar88W8897是业界首款802．11ac2X2组合无线芯片,支持近距离无线通信（NFC）和蓝牙4．0,     

莱迪思推出低功耗RRU解决方案

2009年10月26日,莱迪思半导体公司和Affarii Techno-logies有限公司宣布针对无线基础设施的客户,推出完整的基于3G/4G的射频拉远技术（RRH）解决方案。这是首次采用低功耗、低成本FPGA的全面RRH解决方案,允许部署低功耗RRU（射频拉远模块）而不牺牲灵活性和性能。低成本、低功耗LatticeECP3 FPGA和Affarii独特的digitalTRX技术的组合提供了一个前所未有的RRH解决方案,     

Cadence低功耗解决方案助力凌讯科技芯片成功

凌讯科技（Legend Silicon）利用Cadence的低功耗解决方案,已成功完成一款90纳米芯片设计,并获得投片的一次成功。凌讯选择Cadence作为其65纳米及45纳米来设计的首选EDA供应商,还将采用整套Cadence Low-Power Solution。这突出了Cadence在推动和增强低功耗设计创新方面的承诺。     

基于高密度计算的多核处理器电力芯片低功耗设计系统

多核处理器电力芯片是目前多种系统的重要组成部分,设计低功耗电力芯片,能够更好地保证系统正常运行。目前设计的电力芯片低功耗系统运行速度较慢,功耗难以达到用户要求,为此该文应用高密度计算设计了一种多核处理器电力芯片低功耗系统。兼容系统多核处理器与层次化AHB总线,探索处理器电力芯片的整体结构,集中处理存储数据信息,不断调整系统算法参数,通过高密度分析引入矩阵进行数据解析,确保运行过程的安全性。在分析处理器调度性能的基础上,利用高密度处理对数据进行层次化处理,避免数据冗余造成的系统运行故障。实验结果表明,引入所设计系统后电力芯片功耗减少了60%,加速比达到3.992,可以有效提高电力芯片运行性能。     

虹晶提供基于特许半导体65nm低功耗强化工艺解决方案

IC设计服务厂商虹晶科技宣布,即日起提供基于特许半导体65奈米低功耗强化（65nm Low Power Enhanced．65nmLPe）工艺之系统单芯片平台解决方案（SaC Platform Solution）。此一解决方案不但可以再进一步降低芯片功耗．并再度提升芯片性能表现,克服以往“功耗”与”性能”相互牵制的难题,提升性能的同时能够兼顾低功耗的需求．     

手机处理器的低功耗设计

一、手机低功耗介绍随着智能手机的普及和高速移动数据的广泛应用,手机的使用频率越来越高。而用户对手机的依赖,使得手机功耗问题变得更加重要。本文打算重点讨论处理器的低功耗设计。二、协处理器的硬件低功耗设计处理器是整个终端在工作和休眠时最大的功耗大户,并且处理器的设计在整个终端的设计中居于核心位置。因此我们先讨论功处理器的低功耗设计。2.1电压选择目前市面上的很多处理器可以提供一个宽电压范     

凌讯科技90nm芯片采用Cadence低功耗解决方案

Cadence宣布,凌讯科技（Legend Silicon）利用Cadence的低功耗解决方案,已成功完成一款数百万门级90纳米DTV芯片设计,并获投片一次成功。凌讯选择Cadence作为其65纳米及45纳米设计的首选EDA供应商,还将采用整套Cadence Low-Power Solution。