一种带埋层的超低比导通电阻槽型LDMOS

提出了一种带n型浮空埋层的超低比导通电阻的变k槽型LDMOS(TLDMOS)。新结构在漂移区内引入变介电常数(VK)的深槽结构和自驱动的U型p区,不仅可提高漂移区的掺杂浓度,还可优化体内电场分布。衬底中引入的n埋层在器件阻断时进一步调制漂移区的电场分布。同时,额外p衬底/n埋层结的引入提高了LDMOS的纵向耐压。导通时,由于集成低压电源施加于U型p区,在其周围产生的电子积累层使器件在不增加栅电荷的情况下显著降低了比导通电阻(Ron,sp)。仿真结果表明,与传统TLDMOS相比,在相同元胞尺寸下,新结构的击穿电压提高了59.3%,Ron,sp降低了86.3%。     

带有P型埋层的新型双栅SOI MOSFET

本文提出一种超低比导通电阻(Ron,sp)可集成的SOI 双栅triple RESURF (reduced surface field)的n型MOSFET (DG T-RESURF)。这种MOSFET具有两个特点：平面栅和拓展槽栅构成的集成双栅结构(DG),以及位于n型漂移区中的P型埋层。首先, DG形成双导电通道并且缩短正向导电路径,降低了比导通电阻。DG结构在反向耐压时起到了纵向场板作用,提高了器件的击穿电压特性。其次, P型埋层形成triple RESURF结构 (T-RESURF),这不仅增加了漂移区的浓度,而且调节了器件的电场。这在降低了比导通电阻的同时提高了击穿电压。最后,与p-body区连接在一起的P埋层和拓展槽栅结构,可以显著降低击穿电压对P型埋层位置的敏感性。通过仿真,DG T-RESURF的击穿电压为325V,比导通电阻为8.6 mΩ?cm2,与平面栅single RESURF MOSFET(PG S-RESURF)相比,DG T-RESURF的比导通电阻下降了63.4%,击穿电压上升9.8%。     

600 V高性能新型槽栅内透明IGBT的仿真

载流子存储层(CSL)可以改善IGBT导通态载流子分布,降低通态电压,但影响器件阻断能力。为了平衡载流子存储层对器件阻断能力的影响,在器件n-漂移区中CSL层处近哑元胞侧设计了p型埋层(p BL),利用电荷平衡的理念改善电场分布,并借助ISE-TACD仿真工具,依托内透明集电极(ITC)技术,研究了600 V槽栅CSL-p BL-ITC-IGBT电特性。为了保证器件承受住不小于10μs的短路时间,设置了哑元胞。在此基础上,仿真分析了CSL和p BL的尺寸及掺杂浓度、哑元胞尺寸等对器件特性的影响,并与普通的槽栅ITC-IGBT、点注入局部窄台面(PNM)ITC-IGBT的主要技术指标进行对比,给出CSL和p BL的尺寸及掺杂浓度的最佳范围。结果表明,合理的参数设计可使CSL-p BL-ITC-IGBT具有更优的技术折中曲线。     

一种超低比导通电阻的L型栅漏极LDMOS

提出了一种具有超低比导通电阻的L型栅漏极LDMOS器件。该器件在两个氧化槽中分别制作L型多晶硅槽栅。漏极n型重掺杂区向下延伸,与衬底表面重掺杂的n型埋层相接形成L型漏极。L型栅极不仅可以降低导通电阻,还具有纵向栅场板的特性,可有效改善表面电场分布,提高击穿电压。L型漏极为电流提供了低阻通路,降低了导通电阻。另外,氧化槽折叠漂移区使得在相同耐压下元胞尺寸及导通电阻减小。二维数值模拟软件分析表明,在漂移区长度为0.9 μm时,器件耐压达到83 V,比导通电阻仅为0.13 mΩ·cm²。     

低导通压降MOS控制晶闸管的研制

基于6英寸(1英寸≈2.54 cm)半导体工艺平台研制了一款低导通压降的MOS控制晶闸管(MCT)。通过对MCT正向阻断状态和导通状态的理论分析，阐述p基区结构参数影响正向阻断特性和导通特性的机理。采用Silvaco TCAD软件建立静态特性模型并进行p基区结构参数仿真设计，得到最优掺杂浓度和厚度。结合仿真结果指导工艺参数优化制备MCT芯片，并对封装后器件性能进行了测试。测试结果表明，优化后器件正向阻断电压超过1 600 V,脉冲峰值阳极电流为3 640 A,导通压降在满足2.0 V设计值的基础上降低至1.7 V,正向阻断特性和导通特性均得到提高。     

嵌入式非平衡超结LDMOST

提出一种嵌入式非平衡超结器件结构,在n型外延层上通过高能注入间隔的p型埋层,形成嵌入式的超结结构。n型电荷与p区在四周形成电荷耗尽,相对于常规的超结更利于提高漂移区浓度,改善导通电阻;同时,器件的表面是完整的n型区,缓解了场氧工艺中吸硼排磷效应对超结的影响,有利于控制超结的电荷平衡。三维器件仿真结果表明,在漂移区长度为10μm时,新结构下的器件耐压达到220V,而导通电阻为常规超结LDMOST的76%。     

双n型深阱隔离式高压n型沟道LDMOS器件设计

为了进一步优化高压LDMOS器件的耐压和比导通电阻的关系,提出了一种新颖的隔离式双n型深阱高压n型沟道LDMOS器件结构。采用独特的双n型深阱结构工艺替代传统结构工艺中的单n型深阱,解决了垂直方向上的pnp(p型阱-DNW-p型衬底)穿通问题和横向漏端扩展区的耐压与比导通电阻的优化问题的矛盾。器件仿真和硅晶圆测试数据显示,在0.35μm的工艺平台上,采用新结构的器件在满足100 V的耐压下,比导通电阻达到122 mΩ·mm2。同时,非埋层工艺使成本大幅下降。     

具有部分n埋层的高压SJ-LDMOS器件新结构

针对衬底辅助耗尽效应降低常规super junction LDMOS(SJ-LDMOS)击穿电压的不足,提出了一种新的具有部分n埋层的高压SJ-LDMOS器件结构.通过该部分n埋层,不仅补偿了由于衬底辅助效应所致的电荷不平衡现象,实现了高的击穿电压,而且该埋层在器件正向导通时为电流提供了辅助通道,减小了器件导通电阻.分析了器件结构参数和参杂对器件击穿电压和导通电阻的影响,结果表明文中所提出的新结构具有高的击穿电压、低的导通电阻以及较好的工艺容差等特性.此外,该结构与智能功率集成技术兼容.     

具有部分n埋层的高压SJ-LDMOS器件新结构

针对衬底辅助耗尽效应降低常规super junction LDMOS(SJ-LDMOS)击穿电压的不足,提出了一种新的具有部分n埋层的高压SJ-LDMOS器件结构.通过该部分n埋层,不仅补偿了由于衬底辅助效应所致的电荷不平衡现象,实现了高的击穿电压,而且该埋层在器件正向导通时为电流提供了辅助通道,减小了器件导通电阻.分析了器件结构参数和参杂对器件击穿电压和导通电阻的影响,结果表明文中所提出的新结构具有高的击穿电压、低的导通电阻以及较好的工艺容差等特性.此外,该结构与智能功率集成技术兼容.     

具有p型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

具有P型埋层PSOI结构的耐压分析

提出了一种具有p型埋层的PSOI器件耐压新结构,称为埋层PSOI(BPSOI).其耐压机理是,通过p型埋层电荷产生的附加电场调制作用,导致表面电场分布中产生新的峰而使击穿电压提高;p型埋层的电中性作用增加了漂移区优化的浓度而使比导通电阻降低.借助二维MEDICI数值分析软件,获得此结构较一般PSOI的击穿电压提高52%～58%、比导通电阻降低45%～48%.     

超薄顶硅层SOI基新颖阳极快速LIGBT北大核心CSCD

提出一种利用浅槽隔离(STI)技术的超薄顶硅层绝缘体上硅(SOI)基新颖阳极快速横向绝缘栅双极型晶体管(LIGBT),简称STI-SOI-LIGBT。该新结构器件整体构建在顶硅层厚度为1μm、介质层厚度为2μm的SOI材料上,其阳极采用STI和p+埋层结构设计。新器件STI-SOI-LIGBT的制造方法可以采用半导体工艺生产线常用的带有浅槽隔离工艺的功率集成电路加工技术,关键工艺的具体实现步骤也进行了讨论。器件+电路联合仿真实验说明:新器件STISOI-LIGBT完全消除了正向导通过程中的负微分电阻现象,与常规结构LIGBT相比,正向压降略微增加6%,而关断损耗大幅降低86%。此外,对关键参数的仿真结果说明新器件还具有工艺容差大的设计优点。新器件STI-SOI-LIGBT非常适用于SOI基高压功率集成电路。     

复合埋层上的薄层SOI-LDMOS功率器件

为了提高SOI-LDMOS功率器件击穿电压及相关性能,针对薄层SOI-LDMOS功率器件提出了一种新结构,在新结构中引入了复合埋层,它由p埋层与Si3N4绝缘介质埋层构成。复合埋层不仅改善了比导通电阻与耐压的关系,而且还缓解了自热效应。仿真结果表明,在漂移区长度为57 m时,新结构耐压达到了1052 V,与CamSemiSOI相当,而比导通电阻与表面最高温度分别比CamSemi SOI降低了233.05.mm2和64 K。     

一种降低VDMOS导通电阻的新结构研究

本文提出了一种降低VDMOS导通电阻的新结构,从理论上分析了该结构在保证VDMOS器件击穿电压保持不变的前提下,可以降低VDMOS的比导通电阻约22%,同时该新结构仅需要在原VDMOS器件版图的基础上增加一个埋层,工艺可加工性较强。把该结构用于一款200V耐压的N沟道VDMOS器件的仿真分析,器件元胞的比导通电阻降低了23%,采用三次外延四次埋层的制作方式,器件的比导通电阻可以降低33%,该新结构在条栅VDMOS研制方面具有广阔的应用前景。     

带p埋层表面注入硅基LDMOS模型与优化

提出一种带p埋层的表面注入硅基LDMOS高压器件新结构,称为BSI LDMOS(surface implanted LDMOS with p buried layer).通过表面注入n 薄层降低导通电阻,p埋层不但改善横向表面电场分布,提高击穿电压,而且增大漂移区优化浓度.求解电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究结构参数对表面电场和击穿电压的影响,数值与解析结果吻合较好.结果表明:与常规结构相比较,BSI LDMOS大大改善了击穿电压和导通电阻的折衷关系.     

ESD作用下晶闸管dV/dt触发导通规律研究

针对电磁脉冲作用下晶闸管（silicon controlled rectifier,SCR）意外导通事故频发的问题,选择静电放电（electrostatic discharge,ESD）作为典型电磁脉冲源,对比分析了小电流SCR的ESD敏感度特性,确定了ESD作用下SCR的失效模式为门极电压作用失效、阴阳极断路.采用理论和试验相结合的方法得出了SCR意外导通的开启时间仅与阳极电压和器件本身特性有关的结论,并进一步通过方波电磁脉冲注入的对比试验,揭示了ESD作用下SCR因dV/dt触发导通的开启时间只与ESD注入电压有关:注入电压越高,开启时间越短.     

带p埋层表面注入硅基LDMOS模型与优化

提出一种带p埋层的表面注入硅基LDMOS高压器件新结构,称为BSI LDMOS(surface implanted LDMOS with p buried layer).通过表面注入n+薄层降低导通电阻,p埋层不但改善横向表面电场分布,提高击穿电压,而且增大漂移区优化浓度.求解电势的二维Poisson方程,获得表面电场和击穿电压的解析式,研究结构参数对表面电场和击穿电压的影响,数值与解析结果吻合较好.结果表明:与常规结构相比较,BSI LDMOS大大改善了击穿电压和导通电阻的折衷关系.     

6.5 kV SiC光控晶闸管的研制

基于Sentaurus TCAD软件,研制了一款6.5 kV SiC光控晶闸管.通过优化雪崩击穿模型,对多层外延材料的规格及渐变终端技术进行研究,有效抑制了芯片表面峰值电场,实现了6.5 kV的耐压设计;此外结合实际应用需求,对器件的开通特性进行了仿真模拟.在4英寸(1英寸=2.54 cm)SiC工艺平台制备了6.5 kV SiC光控晶闸管,并对器件性能进行了测试.测试结果显示,芯片击穿电压超过6.5 kV,在4 kV电源电压以及365 nm波长紫外光触发的条件下,器件导通延迟约为200 ns,脉冲峰值电流约为2.1 kA,最大导通电流变化率(di/dt)达到6.3 kA/μs,测试结果与仿真模拟结果基本一致.     

Bi-mode逆导门极换流晶闸管结构与特性研究

Bi-mode逆导门极换流晶闸管(BGCT)是为了改善传统逆导门极换流晶闸管(RC-GCT)电流均匀性和提高硅片有效面积利用率而提出的一种新结构。通过分析BGCT器件的版图布局结构,采用Sentaurus TCAD软件模拟并分析了BGCT、传统结构RC-GCT和IGCT传统功率器件的通态特性、正向阻断特性和关断特性,着重比较了RC-GCT与BGCT在400K温度下不同工作模式下特性差异。分析研究结果表明,BGCT器件能够改善RC-GCT器件的通态特性,提高硅片面积的利用率。     

金属氧化物半导体控制晶闸管的di/dt优化

金属氧化物半导体控制晶闸管(MCT)相比于绝缘栅双极型晶体管(IGBT)具有高电流密度、低导通压降和快速开启等优势,在高压脉冲功率领域具有广阔的应用前景.作为脉冲功率开关,MCT开启过程对输出脉冲信号质量有很大影响.采用理论分析并结合仿真优化重点研究了MCT开启瞬态特性.通过对MCT开启过程进行详细地理论分析推导,给出了MCT开启过程中阳极电流和上升时间的表达式.结合Sentaurus TCAD仿真优化,将MCT开启过程中电流上升速率(di/dt)由40 kA/s提升至80 kA/s,极大地改善了器件开启瞬态特性.最后,总结提出了提高器件开启瞬间di/dt的设计途径.