多片ADC并行采集系统的增益误差补偿

时间交叉采样结构是提高模数转换系统采样率的一种有效途径。由于制造工艺的局限,这种结构会引入通道失配误差而限制系统的性能。通道失配误差包括偏置误差、增益误差和时间误差。提出了一种基于频域计算增益误差对其进行补偿的方法,并通过Matlab仿真验证了算法的有效性和可行性。     

高速高精度ADC系统分析

对于提高模数转换系统的速度和性能,并使用相对低速的电路来实现高速采样的模数转换系统来说,时间交叉采样模数转换系统是一种非常有效的方法。本文介绍了时间交叉采样法的基本原理和实现方法,并对系统中各通道间的失配对整个系统性能的影响做出了分析,给出了仿真图形。     

一种基于时间交织逐次逼近结构的高速低功耗ADC设计

本文介绍了一种采用28nm CMOS工艺实现的12位高速低功耗模数转换器。为了在低功耗的基础上实现高速模数转换,本设计选择时间交织结构为系统架构,单通道ADC采用逐次逼近结构。单通道SAR ADC采样速率90MS/s,4通道时间交织实现360MS/s的采样速率。测试结果表明,该ADC在360MS/s采样速率和33MHz输入信号频率下,测得的信噪失真比（SNDR）和无杂散动态范围（SFDR）分别为62.1dB和71.2dB,功耗为148mW。     

探测响应对时间交织光模数转换通道失配的影响

从时间交织光模数转换(TIPADC)的通道响应出发,分析了后端光电探测响应与通道失配的关系及其对失配校正的影响,并进行了仿真验证。结果表明:在探测响应不导致串扰的情况下,通道失配的影响与频率无关,可以用单一频点处得到的失配参数进行校正。在探测响应会导致串扰的情况下,不同增益下的通道响应呈同比例变化,但不同时间失配下的通道响应呈不同比例变化,用单一频点处得到的失配参数只能对增益失配进行校正。     

基于时间交替采样技术的高速高精度ADC系统

介绍了一种基于时间交替采样结构的高速ADC系统,整个系统采用全数字方式实现时间交替采样技术,结构灵活多变。使用2片ADC芯片及外围电路、FPGA作为逻辑控制和数据接收缓存,来搭建时间交替ADC系统的硬件电路。其最高采样率可达400MSPS,采样精度为12位。通过分析时间交替ADC系统的原理及其通道误差特性,利用Matlab软件分析通道失配误差来源,对采集到的数据进行误差估计和校正     

基于记忆多项式的时间交织模数转换器自适应非线性失配校正方法

为了提高时间交织模数转换器(TIADC)的有效分辨率,需要对其通道之间的线性/非线性失配误差进行估计和补偿。该文针对M通道TIADC的带有记忆效应的非线性失配误差提出了一种自适应盲校正算法。通过子通道重构结构(SCR)重构非线性误差信号,并通过滤波降采样最小均方(FDLMS)算法估计非线性失配误差系数。实验仿真结果表明,该方法可以有效校正带有记忆效应的非线性失配误差,并且可以大大降低实现难度和硬件资源消耗。     

时间交替ADC系统的实现

时间交替ADC系统通过几片低速的ADC芯片进行并行交替采样,可以成倍地提高系统的采样频率,同时保持较高的分辨率[1]。但是由于芯片及具体实现过程中一些实际因素的影响,不可避免地会引入通道失配误差[2]。本文利用两片ADC芯片及外围电路来实现时间交替ADC系统,并通过Matlab软件对采样数据进行通道失配误差的估计和校正。Matlab仿真结果表明,该系统的采样率基本上达到了单片ADC的两倍,同时其通道失配误差通过算法校正后得到了有效地消除。     

基于频域稀疏性的时间交替模数转换器时间相位失配盲测量算法

该文研究时间交替模数转换器(TIADC)的通道间时间相位失配参数的盲测量问题。基于TIADC系统架构、输入模拟信号的频域稀疏性和非混叠频率点,以采样定理和欠采样理论为基础,探索TIADC系统输入信号、输出信号以及与子ADC输出信号之间的频谱关系,推导出了一种新的基于非混叠频率点的相对频谱的离散傅里叶逆变换序列的相位信息的TIADC通道间时间相位失配参数的盲测量算法。仿真实验表明该文所提出的盲测量算法具有可以与正弦拟合算法相比拟的参数测量精度,并且具有对噪声不敏感,对输入信号频率无限制,对TIADC系统通道数无限制,不需要对输入信号过采样等突出优点。TIADC系统真实捕获数据测试进一步验证了该算法的准确性和有效性。     

基于块数字滤波器的高阶两通道时间交织∑△调制器的系统优化设计

时间交织技术是一种提高∑△调制器采样频率的有效方法,但是时间交织∑△调制器对通道之间的失配非常敏感.在传统噪声传递函数(NTF)中增加一个z=-1的零点,可以减小折叠到信号带宽内的噪声.在已提出的基于块数字滤波器的二阶两通道时间交织∑△调制器结构的基础上,提出了一种高阶两通道时间交织∑△调制器的系统优化设计方法,该方法对系统的稳定性、噪声传递函数零极点的优化进行了考虑.采用该方法,设计了一种带宽为4MHz应用于数字视频广播系统中的高阶两通道时间交织调制器的系统结构.仿真结果表明,该调制器具有较大的稳定输入范围以及对通道失配不敏感的特点.     

基于时延滤波的TI ADC采样时间失配校准算法

针对时间交织型模数转换器(TI ADC)子通道间的采样时间失配,提出了一种基于时延滤波的校准算法。该校准算法是一种纯片外校准算法,在片外进行FFT分析并重新拟合理想信号,提取每个子通道信号的时延偏差,再由此偏差计算每个子通道对应的FIR滤波器系数,完成时延偏差的补偿。该校准算法解决了子通道间采样时间失配导致的TI ADC精度不足的问题。将该算法应用于12 GS/s 12 bit ADC交织板。结果表明,无杂散动态范围(SFDR)平均提升了31.356 4 dBc,有效位数(ENOB)平均提升了3.177 6 bit。     

A Filter Bank Mismatch Calibration Technique for Frequency-Interleaved ADCs

The filter bank mismatch of analog analysis filters in frequency-interleaved ADCs (FI-ADCs) degrades the system’s spurious-free dynamic range (SFDR) significantly. In this paper, a calibration approach for compensating such mismatch is presented. By modeling the parameter mismatches in the analysis filters, the filter bank mismatch compensation is divided into a coarse trimming mode and a fine-tuning mode. After the coarse trimming mode by trimming the resistors and capacitors in analog domain, the fine-tuning mode by updating coefficients of synthesis filters is further carried out in digital domain to achieve high-precision calibration. A design example of 10 GS/s 8-bit four-channel FI-ADC is built in MATLAB. The simulation results show that 25-tap synthesis filters could satisfy the reconstruction requirement of 8-bit ADC. The proposed calibration technique improves the SFDR to 51 dB, compensating the filter mismatch effectively.     

宽带数字接收机I/Q幅相不一致性的校正

随着数字技术的发展,正交双通道变换在接收机中得到了广泛的应用。但是,由于各种因素的影响,I／Q通道的正交一致性并不能得到完全的保证,这会降低接收机的动态范围,进而影响接收机的性能。本文提出了一种宽带数字接收机I／Q幅相不一致性的校正方法,首先通过一种时域方法获得误差信息,接着构造滤波器组对I／Q信号进行校正。仿真结果表明,这种方法能有效提高宽带接收机I／Q通道的正交一致性。     

光性能检测系统中纳秒脉冲峰值检测方法(英)

In optical performance monitoring system,the analog to digital converter is needed to detect the peak of nanosecond pulse and get the signal envelope.A scheme based on a designed anti-aliasing filter and analog to digital converter is proposed to broaden the nanosecond pulse and make it easier for the analog to digital converter to catch the peak of the nanosecond pulse.The experimental results demonstrate that,with the proposed scheme,the optical performance system needs less time to get the recovered eye-diagram of high speed optical data signal,and is robust to phase mismatch in the analog to digital converter circuit.     

带寄生及匹配约束的CMOS模拟电路模块的STACK生成优化方法

模拟电路的性能紧密依赖于版图的寄生参数和匹配特性 .提出了用以描述分布式的寄生电容和由于工艺梯度变化而产生的寄生参数不匹配以及 STACK内连线的不匹配的模型 .基于该模型 ,一种新的 STACK生成方法用来控制版图的寄生参数和匹配特性 ,优化 STACK的形状和确保为所给出的模拟电路模块生成相映的欧拉图 .一个 OPA电路的例子说明了所提出的版图优化方法可以提高诸如单位增益带宽和相位余量等电路性能     

带寄生及匹配约束的CMOS模拟电路模块的STACK生成优化方法

模拟电路的性能紧密依赖于版图的寄生参数和匹配特性．提出了用以描述分布式的寄生电容和由于工艺梯度变化而产生的寄生参数不匹配以及STACK内连线的不匹配的模型．基于该模型,一种新的STACK生成方法用来控制版图的寄生参数和匹配特性,优化STACK的形状和确保为所给出的模拟电路模块生成相映的欧拉图．一个OPA电路的例子说明了所提出的版图优化方法可以提高诸如单位增益带宽和相位余量等电路性能．     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

Cascaded Complex ADCs With Adaptive Digital Calibration for $I/Q$ Mismatch

A complex analog-to-digital converter (ADC) intended for digital intermediate frequency (IF) receiver applications digitizes analog signals at IFs with excellent power/bandwidth efficiency. However, it is vulnerable to mismatches between its in-phase and quadrature (I/Q) paths that can dramatically degrade its performance. The proposed solution mitigates I/Q mismatch effects using a complex sigma-delta (SigmaDelta) modulator cascaded with 9-bit pipeline converters in each of the I and Q paths. The quantization noise of the first stage complex modulator is eliminated using an adaptive scheme to calibrate finite-impulse response digital filters in the digital noise-cancellation logic block. Although low-pass SigmaDelta cascade ADCs are widely used because of their inherent stability and high-order noise shaping, the complex bandpass cascade architecture introduced herein maintains these advantages and doubles the noise shaping bandwidth. Digital calibration also reduces the effects of analog circuit limitations such as finite operational amplifier gain, which enables high performance and low power consumption with high-speed deep-submicrometer CMOS technology. Behavioral simulations of the complex SigmaDelta/pipeline cascade bandpass ADC using the adaptive digital calibration algorithm predict a signal-to-noise ratio (SNR) of 78 dB over a 20-MHz signal bandwidth at a sampling rate of 160 MHz in the presence of a 1% I/Q mismatch.     

一种新型宽带接收机I/Q通道失配的数字校正方法

由于各种因素的影响,I/Q通道之间通常会发生失配现象,这会降低接收机的动态范围,进而影响接收机的性能。本文提出了一种宽带接收机中L/Q幅相误差校正的数字方法：首先通过一种时域方法以获得误差信息,籍此计算校正所需参数,再由Newton插值多项式构造滤波器组对I/Q信号进行滤波校正。仿真表明,这种数字校正方法能有效地提高宽带接收机I/Q通道的正交一致性。     

On the Spectral Tones in a Digital-Analog Converter Due to Mismatch and Flicker Noise

Spurious-free dynamic range (SFDR) is one of the most important design metrics for a high-performance digital–analog converter (DAC). SFDR is limited by both dynamic (switching) and static (mismatch) nonlinearities. A good design needs to ensure that the spurious spectral tones caused by the static mismatches do not limit the performance. Aggressively scaling device sizes have also aggravated the problem of flicker noise, which gets modulated by the signal and presents itself as spectral tones. Typically, time domain statistical simulations are needed to guarantee system performance in presence of these nonidealities. In this work, we present a theoretical approach to compute these spectral tones.