CMOS射频集成电路的研究进展

近年来，射频集成电路(RFIC)的应用和研究得到了飞速的发展，CMOS射频IC的研究更是成为该领域的研究重点和热点。文章对CMOS技术在射频和微波领域的应用进行了详细的探讨，着重介绍了当前射频通讯中常用的收发机结构及其存在的问题和解决方案；分析了射频收发机前端关键电路模块低噪声放大器(LNA)、混频器(Mixer)、压控振荡器(VCO)、功率放大器(PA)和射频关键无源元件的最新研究进展；展望了CMOS技术在射频领域的发展前景。     

基于0.18 μm CMOS工艺的6 GHz环形压控振荡器设计

基于0.18 μmCMOS工艺设计的全差分环形压控振荡器电路,芯片总面积为0.65×0.79 mm2,1.8V电源供电,总功耗155 mW,中心频率6 GHz,调谐范围1 GHz.可应用于IEEE802.11a WLAN系统.     

CMOS射频集成电路：成果与展望

CMOS射频集成电路的研究和制作将大大拓展集成电路的应用空间,文章介绍了采用CMOS工艺集成射频电路研究中所取得的成果,评述了其中存在的问题,最后指出了该领域中未来的几个研究方向。     

一种高速低功耗低相位抖动CMOS锁相环

文章描述了基于电流模压控振荡器的锁相环的设计和仿真,锁相环的所有部件都设计在同一芯片上。电路设计基于1．2μmCOMS工艺。HSPICE仿真结果显示,锁相环在5V外加电源电压时,工作在16MHz到350MHz宽的频率范围内,峰－峰相位抖动小于12．5ps,功耗为20mW,锁相环的锁定时间小于600ns。     

基于0118μm CMOS 工艺的6 GHz 环形压控振荡器设计

摘要:基于0118μmCMOS 工艺设计的全差分环形压控振荡器电路,芯片总面积为0165 ×0179 mm2 ,118V 电源供电, 总功耗155 mW,中心频率6 GHz ,调谐范围1 GHz。可应用于IEEE802111a WLAN 系统。     

基于CMOS的RF IC的发展现状

目前，射频电路存在广阔的市场，成为无线通信领域内研究的热点之一。文章主要介绍了基于CMOS工艺的射频电路的研完现状。     

一个2.4 GHz CMOS LC压控振荡器的设计

采用单层多晶6层金属(1P6M)的0.18μm标准CMOS工艺,设计了一个2.4 GHz电感电容压控振荡器(LC tank VCO)。该压控振荡器的电路结构选用互补交叉耦合型。测试结果表明,在VCO的输入参考频率为1 MHz,工作电压1.8 V时,工作电流为5.5 mA,频率调谐范围2.1~2.8 GHz。     

2.5 Gb／s 16：1 MUX IC Design with CMOS

A low--power and high--speed 16.-1 MUX IC designed for optical fiber communication based on TSMC 0.25μm CMOS technology is presented. A tree—type architecture was utilized. The output data bit rate is 2.5 Gb/s at input clock rate of 1.25 GHz. The simulation results show that the output signal has peak—to—peak amplitude of 400 mV, the power dissipation is less than 200 mW and the power dissipation of core circuit is less than 20 mW at the 2.5 Gb/s standard bit rate and supply voltage of 2.5 V. The chip area is 1.8mm^2.     

在CMOS射频集成电路设计中对稳定性的分析

本文详细分析了用于射频集成电路设计的MOS场效应管（MOSFET）的稳定特性，利用米勒（Miller)效应和y参数两种方法对Mosfet的稳定特性做了定性和定量的理论分析，并给出理论分析和实际仿真的对比结果，从中可看出理论分析和仿真结果完全相符，最后，本文以一个工作于2.4GHZ，0.5μm工艺的低噪声放大器（LNA）设计为例，给出了在具体电路设计中，提高整个电路稳定性的方法。     

CMOS 射频低噪声放大器的设计

讨论了CMOS射频低噪声放大器的相关设计问题,对影响其增益、噪声系数、线性度等性能指标的因素进行了分析,并综述了几种提高其综合性能指标的方法。在此基础上,采用SMIC0．25μm CMOS工艺库,给出了3．8GHz CMOSLNA的设计方案。HSPICE仿真结果表明：电路的功率增益为13．48dB,输入、输出匹配良好,噪声系数为2．9dB,功耗为46．41mw。     

一种低功耗射频CMOS电荷泵锁相环的设计

描述了基于P型CSL(Current Steer Logic)架构压控振荡器的低功耗射频锁相环设计.其鉴频鉴相器模块采用预充电模式,具有高速、无死区等特点;电荷泵模块在提高开关速度的基础上,改进了拓扑结构,使充放电电流的路径深度相同,更好地实现了匹配;为了达到宽调谐范围的目的,电荷泵模块采用1.8 V电源电压,而压控振荡器模块采用3.3 V,这样可充分利用电荷泵的输出电压范围实现宽调谐.电路设计基于0.18μm 1P6M CMOS工艺,芯片实测结果显示,锁相环工作在940 MHz～2.23 GHz的频率范围内,功耗低于15.2mW,芯片面积为750μm×400μm(不包括10).     

射频CMOS混频器的设计

混频器是射频系统中的一个关键部分,其性能的好坏直接影响到整个系统的性能.文章对CMOS混频器的设计及其特性进行了深入的分析和研究,并对各种不同特点的混频器进行了比较和总结.     

对基于DLL和PLL的射频CMOS振荡器的相位抖动比较

通过对 PL L 和 DL L 相位抖动的比较 ,结合 DL L 倍频器的结构特点 ,得出了一个有用的公式 ,这个公式可以用于在 PL L 和 DL L 两种结构中选择出一个最佳方案 ,使得在使用 CMOS工艺实现频率合成器时能够得到最佳的功耗和相位抖动的折衷 .对于倍频系数很大的倍频器宜采用基于 PL L 的结构 ,这样可以消耗较少的功率 ;而对于较小的倍频系数的倍频器要采用基于 DL L 的结构 ,这样相位抖动特性将非常优良     

CMOS射频集成电路中器件模型的研究

采用硅材料CMOS工艺制造的射频集成电路具有低功耗、低成本和容易集成的优点.文章讨论了CMOS射频集成电路设计和制造中起关键作用的MOSFET高频模型和螺旋电感模型.为了验证模型,介绍了射频集成电路中的核心模块-低噪声放大器(LNA)-的设计实例.测试结果表明,该模型具有高效、实用的特点.     

对基于DLL和PLL的射频CMOS振荡器的相位抖动比较

通过对PLL和DLL相位抖动的比较,结合DLL倍频器的结构特点,得出了一个有用的公式,这个公式可以用于在PLL和DLL两种结构中选择出一个最佳方案,使得在使用CMOS工艺实现频率合成器时能够得到最佳的功耗和相位抖动的折衷.对于倍频系数很大的倍频器宜采用基于PLL的结构,这样可以消耗较少的功率;而对于较小的倍频系数的倍频器要采用基于DLL的结构,这样相位抖动特性将非常优良.     

一种高线性度2.4GHz CMOS LC压控振荡器

对影响压控振荡器(VCO)线性度的因素进行了研究,并提出了一种适用于2.4GHz ISM频段的高调节线性度的CMOS LC VCO结构。新的VCO结构采用两个控制端,分别控制一对p /n-well变容管和一对MOS变容管。该VCO输出两个波段,调节非线性度分别为1.45%和1.74%,总调节范围为2.33～2.72 GHz,功耗为15mW,芯片面积为534×540μm2。结果表明,新的电路结构使得VCO的调节非线性度降低到通常只用一对变容管的VCO的一半以下,同时极大地减小了调节范围内相噪声的波动,有效地提高ISM频段内多种无线通信标准的射频收发机的性能。     

CMOS功率放大器在射频识别技术中的应用概述

针对国内外射频识别技术的迅猛发展,结合射频识别技术的应用背景,阐述了读写器中最大的耗能器件—功率放大器的研究现状;指出CMOS工艺应用于功率放大器设计的局限性和可行性;最后,探讨了将CMOS功率放大器应用于射频识别技术的主要研究方向。     

浅谈CMOS集成电路的应用

CMOS集成电路因其高性能、低功耗的特点已经在集成电路设计中得到了极为广泛的应用。本文浅析了CMOS集成电路的性能特点,通过对其特点的分析,介绍了目前CMOS集成电路的应用方面,并指出了CMOS集成电路应用的注意事项,为集成电路的发展提供理论依据。