一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法.采用基于快速滤波算法(FFAs)的并行滤波器结构,提高了滤波器的工作速度;并结合算法强度缩减技术,降低了硬件面积占用和功率消耗.实验结果表明,采用这种方法可以灵活处理综合的硬件面积占用和速度的约束关系,使设计达到最优.该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现.     

一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法。采用基于快速滤波算法(FFAs)的并行滤波器结构，提高了滤波器的工作速度；并结合算法强度缩减技术，降低了硬件面积占用和功率消耗。实验结果表明，采用这种方法可以灵活处理综舍的硬件面积占用和速度的约束关系。使设计达到最优。该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现。     

全数字接收机中一种低功耗插值滤波器结构及其VLSI实现

插值滤波器的设计是全数字接收机中码元同步算法的关键技术.本文主要探求一种适合于VLSI实现的插值滤波器结构,在拉格朗日立方插值滤波器的Farrow结构基础上,融入了流水线技术和并行处理技术以提高滤波器运算速率.对改进后的结构与原结构进行复杂度对比、运算速率对比和功耗对比,并在FPGA上实现.仿真与实现结果表明,该结构有着更快的运行速度、更低的功耗.     

基于Z变换的半并行FIR滤波器设计方法研究

为了在数字信号处理中获得较好的性能和较低的资源消耗,提出了一种新颖的基于Z变换分析的半并行FIR 滤波器设计方法.采用Z变换方法进行 DSP 算法分析非常简单,可以快速精确地计算出延迟的数目,从而可以选择适宜的滤波器结构.实验结果证明,该方法能够有效用于半并行 FIR 滤波器的流水线和超频控制分析.Z变换方法同样适用于其他 DSP 算法的硬件设计实现中.     

基于网格结构的小波滤波器FPGA实现

网格结构(Lattice Structure)是一种实现共轭正交镜像小波变换的方法,该方法比传统的基于卷积的运算量小,这种方法可以有效地降低VLSI的面积,提高运算速度.论文介绍了离散小波变换(Discrete Wavelet Transform,DWT)网格算法的原理及滤波器组实现结构,并推出Daubechies4/4小波网格算法和实现结构,在FPGA上予以实现.实验表明,理论分析与实验结果是吻合的.     

基于线性插值法图像缩放的设计与FPGA实现

针对通用目的的图像缩放处理器对硬件资源要求较高的问题,提出一种占用资源较少的图像缩放硬件实现方案。根据线性插值算法进行图像缩放的硬件设计,其中行、列的插值运算共用一套运算电路,且该运算电路采用流水线结构来实现,从而在减少电路面积的同时提高缩放的速度。采用Design Compiler工具对电路进行综合,之后下载到Virtex XC6VLX550TFPGA芯片上进行验证。综合验证结果表明该方案与Catmull_Rom三次样条插值法设计相比,速度相当,但电路面积减少了4/5。     

常系数乘法器的VLSI高效设计

符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术。介绍了一种基于二进制补码数实现CSD编码的转换算法。通过采用多种优化技术，提出了基于CSD编码技术的常系数乘法器的VLSI高效设计。采用Venlog硬件描述语言实现了一组小波滤波器的乘法单元的RTL描述。在Xilinx ISE4．1环境下对设计进行了功能仿真、综合和FPGA原型实现。     

FIR数字滤波器设计与仿真

针对数字信号处理技术对数字滤波的实时性和可靠性要求越来越高的问题,设计一种更高效可靠的数字滤波器成为必然.已有的有限冲激响应数字滤波器FIR通过传统的分布式算法实现在速度和资源占用方面上都存在着不足,因此,针对FPGA(field programmable gate array)的特点,采用表分割技术的分布式算法和Wallace Tree算法相结合的新型算法,减少了乘加器的使用.与传统的分布式算法相比,该技术可支持高达10亿次采样/s的输入数据,减少了32％的Slice资源占用量,达到了FIR数字滤波器处理速度更高、资源占用量更低的设计目标.     

一种数据加密标准算法的FPGA实现

该文介绍了数据加密标准算法,讨论了该算法的一种IP核设计及其FPGA实现。为了节省硬件的面积资源,重复操作一个轮函数,以时间换空间,从而得到硬件资源占用的最小化;采用ROM实现了数据加密标准算法中关键的S盒变换功能,减少了程序对编译器的依赖性。该设计代码效率高,占用系统资源少,已经在现场可编程门阵列器件上得到了实现。     

基于LMS算法的自适应滤波器的设计

设计了基于LMS算法的FIR自适应滤波器,采用MATLAB仿真软件对其进行了仿真。根据自顶向下的设计流程,采用DDS技术和流水线设计方法,在Quartus Ⅱ开发平台上采用Verilog HDL语言对其进行了硬件实现。实验结果证明该设计比普通自适应滤波器具有结构简单、易于实现、滤波速度快的优点.