WFTA算法的FPGA设计与实现

Winograd傅里叶变换算法（WFTA）利用旋转因子W的特性对其进行分解,能够把FFT运算中乘法次数降到最低,是一种高效且资源占用相对较少的FFT实现方法。以256点分解为两维16×16点的小数组WFTA进行运算为例介绍了大数组WFTA算法的FPGA设计与实现方案。仿真测试表明,所设计的256点FFT处理器,乘法器资源消耗仅为基-2FFT的1/2、基-4FFT的2/3,且在100 MHz主时钟频率下完成运算仅需5.8μs,满足FFT处理器的高速实时性要求。     

OFDM调制中高速FFT处理器的设计与实现

通过对通用算法对比和分析，介绍了一种利用混合基、多块存储器的原位算法构成、能够实现持续处理的多模式FFT处理器的设计和实现。该FFT处理器采用类似块浮点的数据收缩方法，结构简单、速度高、性能好、功耗低，不仅满足高速计算的要求，而且减小了硬件实现的复杂度、易于FPGA实现，因此可以适用于多载波OFDM调制系统中。     

低成本可调FFT处理器的超大规模集成电路设计

文章提出了一种以基-22／23为基础的流水线结构,用以实现低成本、超大规模集成电路（VLSI）的快速傅里叶变换（FFT）处理器设计。该处理器在减少普通复数乘法器级数的同时,通过单路延时反馈（SDF）存取方式,以最少的存储字来获得FFT结果。对于数据通路,我们采用了混合浮点的数据缩放方式,在保证信噪比的同时,降低了数据长...     

基12FFT算法

对N=12~M点DFT,本文介绍了一个基12FFT算法,该算法只有3.952N.log_2N次实数运算。     

离散傅里叶变换的算术傅里叶变换算法

离散傅里叶变换(DFT)在数字信号处理等许多领域中起着重要作用.本文采用一种新的傅里叶分析技术—算术傅里叶变换(AFT)来计算DFT.这种算法的乘法计算量仅为O(N);算法的计算过程简单,公式一致,克服了任意长度DFT传统快速算法(FFT)程序复杂、子进程多等缺点;算法易于并行,尤其适合VLSI设计;对于含较大素因子,特别是素数长度的DFT,其速度比传统的FFT方法快;算法为任意长度DFT的快速计算开辟了新的思路和途径.     

FFT算法的一种FPGA设计

在分析了快速傅里叶算法理论的基础上,提出了一种频率抽取基4FFT的FPGA设计方案,针对现有FFT的FPGA实现过程中蝶形运算需要频繁乘以多个旋转因子提出了改进方法,减少了旋转因子的乘法次数和存储空间,加快了蝶形运算的速度,设计的地址映射方法,无需运算即可得到所需数据的存放地址,并结合采用乒乓结构和流水线方式,来提高快速傅里叶变换(FFT)FPGA实现的速度,为实现FFT算法提供了一定的参考价值。     

选相合闸FFT算法的误差分析与对策

提出了一种基于DSP的同步采集的选相合闸系统.通过对FFT算法在选相合闸中产生误差的原因进行的理论和数学分析,得出了 FFT 算法测算相位的测算误差公式,并得出当采样时间为信号周期的整数倍时误差为零,并且通过Labviwe软件进行仿真验证.该选相合闸系统由DSP,锁相环电路和N分频器组成,控制采样频率随着信号频率的变化而变化,使其始终保持整数倍关系,从而消除测算误差.     

DMB-T系统中FFT模块的设计与实现

介绍了地面数字多媒体/电视广播传播系统(DMB-T)中3 780点FFT模块的重要作用.考虑到不适合直接利用现已成熟的基-2和基-4的算法,提出一种全并行流水结构的3 780点FFT的设计和实现方案.该方案采用WFTA算法和PFA算法,把3780分解为7×9×5×4×3共5级的流水线结构.通过对整个系统的仿真与硬件实现,证明该方案性能上能够满足TDS-OFDM系统的信噪比要求.     

一种改进型基-8 FFT算法及其ASIC实现

本文在介绍传统FFT原理和流程的基础上，根据具体应用要求，结合基-4算法的长处，对传统基-8FFT的结构做了改进，并用ASIC实现了一个12位64点复数FFT的计算。布线后门级模型的仿真验证了改进后的结构不但计算正确，而且效率有显著的提高。论文最后简单总结了改进后12位64点复数FFT专用电路目前已经达到的性能指标。     

数字信号处理器中FFT的实现

本文深入探讨了FFT算法的特点,并对FFT算法在DSP上的实现方法进行了详细的分析.通过分析阐述并总结了利用DSP实现FFT算法的步骤及规律.     

一种低复杂度的通用FFT处理器

利用R22SDF算法的低复杂度的特点,在其基础上演变出一种通用的FFT算法.该方法可适用于所有的2n点FFT运算.该算法采用流水线结构,以满足数据实时性处理的要求.     

一种短波衰落信道下FSK信号FFT解调方法

对传统FSK信号的多种解调方法进行了简单介绍,在短波衰落信道下,由于多径和衰落的影响,其解调性能严重恶化,甚至不能得到正确的比特流。提出了一种基于时频域的FFT的FSK信号解调方法,利用FSK信号不同频率点处的功率谱峰值进行检测判决,并详细介绍了其实现方法。对其在高斯白噪声下的性能进行了仿真,性能与非相干包络解调理论性能相当,而对衰落信号,相比其他解调方法,此解调方法也可以给出较好的解调效果,适用于工程应用。     

快速傅立叶变换算法概述

快速傅立叶变换(FFT)属于数字信号处理中最基础的运算,已广泛应用于通讯、医学电子学、雷达和射电天文学等领域。本文对FFT的主要算法作了概述,并对其特性和运算工作量进行了分析和对比,期望对快速傅立叶变换算法有一个清晰的认识。     

一种高性能FFT处理器的VLSI结构设计

针对高速数字信号处理的特点,研究了一种高性能FFT处理器的硬件结构。计算单元采用基4并行算法,使得基4碟形运算可以在一个时钟周期内完成,极大地提高了计算速度。根据该硬件结构,使用硬件描述语言和采用自顶向下的设计方法,完成了FFT处理器的电路设计。经硬件验证,达到设计要求。在系统时钟频率为100MHz时,1024点复数FFT的计算时间为12.8μs。     

基于循环谱对称性的新型频谱判决算法

采用循环平稳信号特性检测法能够更好地分辨出不同的调制信号,其对噪声具有很好的抑制,但在循环频谱工程上使用存在数据截断效应,它会降低频谱感知的检测概率,结合频谱已有的频谱搜索策略,提出了一种新的频谱判决算法,利用相对偏差、双门限和权重来对抗传统算法上方差的差值抖动问题。在使用FPGA搭建的硬件测试系统下,证明与传统算法相比,提出的算法大大提高了单节点的检测概率。     

An Area-Efficient Design of Variable-Length Fast Fourier Transform Processor

Fast Fourier transform (FFT) plays an important role in the orthogonal frequency division multiplexing (OFDM) communication systems. In this paper, we propose an area-efficient design of variable-length FFT processor which can perform various FFT lengths of 512/1,024/2,048/4,096/8,192 points used in OFDM-based communication systems, such as digital audio broadcasting (DAB), digital video broadcasting-terrestrial (DVB-T) and digital video broadcasting-handheld (DVB-H). To reduce computational complexity and chip area, we develop a new variable-length FFT architecture by devising a mixed-radix algorithm that consist of radix-2, radix-2² and radix-2/4/8 algorithms and optimizing the realization by substructure sharing. Based on this architecture, an area-efficient design of variable-length FFT processor is presented. By synthesized using the UMC 0.18 μm process, the area of the processor is 2.9 mm² and the 8,192-point FFT can be performed correctly up to 50 MHz with power consumption 823 mW under a 1.8 V supply voltage.

基于FFT特性增加相位序列的变换选择性映射方法

本文提出了基于傅立叶变换(FFT)特性的变换选择性映射(T-SLM)方法.该方法利用已产生的相位序列和FFT的频域循环移位特性、线性特性及其联合特性构造出了T1、T2和T21三种变换以产生新的相位序列,增加更多交替的OFDM信号序列,而不是通过增加IFFT运算产生更多的备选信号序列;同时分析给出了反映文中各种SLM和T...     

An Area Efficient FFT/IFFT Processor for MIMO-OFDM WLAN 802.11n

A pipelined Fast Fourier Transform and its inverse (FFT/IFFT) processor, which utilizes hardware resources efficiently, is proposed for MIMO-OFDM WLAN 802.11n. Compared with a conventional MIMO-OFDM implementation, (in which as many FFT/IFFT processors as the number of transmit/receive antennas is used), the proposed architecture (using hardware sharing among multiple data sequences) reduces hardware complexity without sacrificing system throughput. Further, the proposed architecture can support 1–4 input data sequences with sequence lengths of 64 or 128, as needed. The FFT/IFFT processor is synthesized using TSMC 0.18 um CMOS technology and saves 25% area compared to a conventional implementation approach using radix-2³ algorithm. The proposed FFT/IFFT processor can be configured to improve power efficiency according to the number of input data sequences and the sequence length. The processor consumes 38 mW at 75 MHz for one input sequence with 64-point length; it consumes 87 mW at 75 MHz for four input sequences with length 128-point and can be efficiently used for IEEE 802.11n WLAN standard.

OFDM调制中高速FFT处理器设计的新方法

在宽带OFDM系统的实现中,FFT处理器是一个关键部分。通过对传统分裂基结构的改进,提出了适用于OFDM系统的FFT处理器的新方案。在方案中采用流水方式保证系统的速度,在计算、通信和存储间取得平衡,使取数据、计算旋转因子、复乘、DFT等操作协调一致,避免了瓶颈的出现。并且与以往提出的FFT处理器的方案进行比较,证明这种新方案采用了较少的乘法器数目以及较少的存储单元,提高了器件利用率。