面向CAN总线健壮性的形式化建模与验证

为评估控制器局域网络（Controller Area Network,CAN）攻击者入侵风险的影响,增强CAN总线设计的健壮性,提出了一种基于UPPAAL SMC的CAN总线健壮性验证方案。该方案首先针对嵌入式软件系统需求对CAN总线数据链路层与应用层进行形式化建模,采用模型检测技术对总线控制、收发、仲裁、应用层等功能进行仿真;其次使用攻击报文对CAN总线系统抗攻击性能进行验证与分析,开发人员可根据验证结果改进软件需求参数指标。实验结果表明,参数优化后,在总线被攻击情况下节点传输的准确率保持在75%以上,应答正确率可提升12.4%,加强了总线抗攻击能力。该方法为嵌入式软件通信总线系统设计的合理性提供了理论指导,规避开发后期的风险,可广泛应用于通信总线安全性能验证领域。     

基于CORTEX-M3的多机通信网络的设计与实现

系统以STM32F103作主控单元,使用RS485通信总线,制定了一套通信协议,从软件角度保证了总线仲裁机制的完整,保证了测控网络的正常运转。在系统设计论述过程中,根据RS485通信总线的特点,论述了系统中多机通信设计的原理及过程,结合在系统调试过程中遇到的问题,提出了在使用Rs485过程中的注意事项。     

一种FIFO队列的总线仲裁器的设计

本文基于总线仲裁机制和常用的仲裁协议提出了一种混合优先级仲裁算法,和队列相结合的总线仲裁的解决方法,这种设计方法即保证了高优先级主设备的优先性,又保证了其他主设备的公平性,同时也避免了“死锁”和“饥饿”现象。本文详细介绍了此算法的设计过程和仿真结果。     

一款嵌入式芯片总线仲裁器的设计和评估

针对片上系统(SoC)总线设计中仲裁机制的选取往往局限于抽象的定性分析,以一款嵌入式处理器芯片为设计平台,实现了固定优先级、轮转优先级和混合优先级的仲裁电路设计,并建立了仿真测试平台,通过仿真对总线主设备的总线占有率、最差等待响应时间进行了定量分析比较,得出了混合优先级仲裁机制较单一的固定优先级与轮转优先级仲裁机制在体现公平性与优先性上更有效的结论,对其他嵌入式系统总线的仲裁设计与改进提供了很好的参考.     

计算机总线传输控制功能的设计与实现

介绍了计算机总线控制功能的设计与实现过程,使学生在掌握计算机总线基本特性的基础上,设计几条机器指令,总线仲裁由人为控制信号实现,并在给定硬件资源上实现,以加深学生对总线概念的理解.     

基于两优先级轮转法的PCI仲裁器的设计与实现

论述了PCI仲裁的基本原理,给出了一个PCI仲裁器设计。设计中选择了两优先级轮转仲裁算法,以提高系统性能;优化了状态机编码方式,以减小芯片面积和降低动态功耗。     

HDTV集成解码芯片的一种总线设计

本文给出了HDTV集成解码芯片的一种总线设计方案。通过分割总线时间片静态调度DMA传输，并将部分HDTV解码同步控制嵌入到总线调度中，使总线数据传输与解码流程相配合，有效地分配和使用总线带宽，在确保满足系统实时处理性能的条件下，尽可能降低系统对总线带宽的需求，减少片内数据缓冲区容量以降低系统硬件开销。     

CAN总线通信在分布式电缆蠕变测量系统的实现

CAN总线以其简单的结构、灵活的通信方式，独特的短帧格式，高效的总线仲裁技术，为工业测控系统中高可靠性的数据传送提供了一种新的解决方案，本文介绍了在电缆蠕变测量系统中上位机与下位机间CAN总线通信的实现方案。     

CAN总线及其应用的研究

控制器局域网(CAN)是一种主要用于各种过程检测和控制的现场总线网络。CAN总线采用双线串行通讯方式,具有很强的检错和抗干扰能力,最高通讯速率可达1Mbit／s,最大通讯距离为5000m,CAN还具有优先权和仲裁功能。本文主要介绍CAN总线的技术特点、工作原理及应用。     

基于CAN总线智能建筑监控系统的通信协议设计

从研究CAN20B总线规范入手,介绍了CAN总线规范的硬件基础,分析了CAN总线报文格式,通过对报文标识符的分配,设计了应用于该系统的通信协议,并给出了软件设计流程,较好地解决了智能建筑监控系统通信过程中的仲裁问题。     

BU-61580芯片与PPC处理器的接口设计与分析

文章简要介绍了MIL—STD-1553总线的接口芯片BU-61580的功能及其特点．重点从硬件方面分析了RT模式下的几种不同的接口方式,具体分析了BU-61580与PPC系列代表处。理器PPC755如何进行硬件设计,如何能比较好的缩短共享内存的仲裁时间问题。     

高效能,低功耗DDR2控制器的硬件实现

随着SoC芯片内部总线带宽的需求增加,内存控制器的吞吐性能受到诸多挑战。针对提升带宽性能的问题,可以从两个方面考虑,一个办法是将内存控制器直接跟芯片内部几个主要占用带宽的模块连接,还要能够对多个通道进行智能仲裁,让他们的沟通不必经过内部的AMBA总线,甚至设计者可以利用高效能的AXI总线来加快SoC的模块之间的数据传输。另一个办法就是分析DDR2SDRAM的特性后设计出带有命令调度能力的控制器来减少读写次数,自然就能够降低SoC芯片的功耗,为了节能的考虑还要设计自动省电机制。本文为研究DDR2SDRAM控制器性能的提升提供良好的思路。     

Customization of Arbitration Policies and Buffer Space Distribution Using Continuous-Time Markov Decision Processes

This paper presents a stochastic approach for bus arbiter design. Arbiter design includes policy design, buffer insertion, and optimal buffer sizing. The methodology uses continuous-time Markov decision processes (CTMDPs) to get optimal arbitration policies and buffer space distribution. The mathematical formulation of this problem in terms of a CTMDP framework leads to a linear programming problem for bus architectures without bridges, and to a nonlinear formulation for bus architectures with bridges. In the second case, the methodology splits the nonlinear problem into several smaller, linear subsystems by introducing buffers at the bridges, and then solves the linear subsystems. In our experiments, we found that stochastic policies provide efficient arbitration for bus architectures with redundant buses for communication between processors. The size of buffers in some cases was reduced by 90%, and by 50% in the average sense. Data loss was reduced by 20% to 50% with redistribution of the buffer space     

基于博弈论的片上总线仲裁机制研究

随着半导体工艺技术的发展,芯片内部集成的功能模块越来越多.各功能模块通过总线方式连接,因而片上总线仲裁架构成为制约芯片性能提高的瓶颈.通过改善片上总线仲裁器设计,能有效缓解由于各功能模块争用总线资源而引起的芯片性能下降.本文提出一种基于博弈论的片上总线仲裁机制,利用求解多人博弈问题的方法解决总线争用问题,并以片上系统的性能指标为约束条件,得到解决总线争用问题的一般模型.最后,通过仿真及实际硬件平台对算法进行测试,结果表明应用本算法的指令处理速度比应用固定优先级算法快236%,比应用轮换算法快53%.     

基于MCGS系统的DCS总线接口的设计与实现

MCGS系统需要控制和处理多种现场设备.介绍一种新型的DCS总线接口设备的硬、软件的设计与实现过程,该设备能够使MCGS组态软件接入DCS总线成为控制系统,实现信息采集、传输和控制功能.该接口设备使用LPC2136作为微处理器,面向的DCS系统使用RS 485线路作为通信、驱动总线.该总线接口在数据实时采集和监控中可以取得较好的控制效果.     

基于CH365芯片的PCI总线接口卡的设计与实现

PCI总线是先进的高性能32/64位局部总线,是应用最广泛的微机总线标准之一。讨论了以CH365作为接口芯片的PCI总线接口卡的设计方法,并给出了一个ISA总线接口卡快速改造为PCI总线接口卡的实例。在设计中使用了CH365芯片特有的本地硬件地址请求功能及双口RAM读写的仲裁技术。设计的PCI接口板实现了预定的功能,具有较强的实用性和较高的市场推广价值。     

总线判优技术在全自动智能纺纱机上的应用

为了解决全自动智能纺纱机通信数据冲突影响生产效率的问题,在传统RS485总线基础上增加了总线判优控制功能,有效解决了总线数据冲突问题,提高了生产效率,在全自动智能纺纱机上应用效果良好.     

基于PCI总线的电动车辆综合信息监视系统设计与应用

研究在通用工控平台上采用PCI总线技术进行车辆综合信息监视设计的方法,提出了一种通过双端口RAM解决电动车辆中央控制主控单元与PCI接口芯片间数据握手的硬件设计方案,并将驱动开发工具WinDriver用户态函数库与LabVIEW图形化编程软件以动态链接库方式嵌套使用,实现了PCI总线底层驱动和上位机监视程序融于一体,将开发的监视系统成功应用于电动车辆上,取得了良好效果。     

Distributed arbitration scheme for on-chip CDMA bus with dynamic codeword assignment

Several code-division multiple access (CDMA)-based interconnect schemes have been recently proposed as alternatives to the conventional time-division multiplexing bus in multicore systems-on-chip. CDMA systems with a dynamic assignment of spreading codewords are particularly attractive because of their potential for higher bandwidth efficiency compared with the systems in which the codewords are statically assigned to processing elements. In this paper, we propose a novel distributed arbitration scheme for dynamic CDMA-bus-based systems, which solves the complexity and scalability issues associated with commonly used centralized arbitration schemes. The proposed arbitration unit is decomposed into multiple simple arbitration elements, which are connected in a ring. The arbitration ring implements a token-passing algorithm, which both resolves destination conflicts and assigns the codewords to processing elements. Simulation results show that the throughput reduction in an optimally configured dynamic CDMA bus due to arbitration-related overheads does not exceed 5%.     

The architecture of a specific chip for RNA secondary structure prediction

The architecture of a BioAccel (internal code) chip for RNA secondary structure prediction is described in the letter. The system is based on a BioBus (internal code), whose distinguishing features are: Two separated control and data channels, and a slave-associated arbitration scheme. Two reference systems based on the AMBA AHB bus and Coreconnect bus are introduced to evaluate the performance of the system. The simulation results are attractive.The average communication bandwidth of the chip is increased at severalfold, and the read and write latencies are reduced about 40 percent.