基于模拟乘法器和同步检波电路的研究

模拟乘法器有两个输入端和一个输出端,且输出电压与这两个输入端的电压的乘积成正比,公式表示如下:u0=kui1ui2式中k为比列系数,可以取正值也可以取负值。当k取正值时,为同相乘法器;当k取负值时,为反相乘法器。能实现乘法器的方法很多,文章主要介绍变跨导式模拟乘法器,这是由于该乘法器电路结构简单、容易制成集成电路以及工作频率比较高,已被广泛使用。同步检波器是一种小信号线性检波器,其核心组成结构是由一个双差分放大电路构成的模拟乘法器,它还包括副载波恢复电路和低通滤波器(LPF)等构成。同步检波器可以对一般调幅波进行解调,也可以对平衡调幅波进行解调[1]。     

一种结构简单的低压CMOS四象限模拟乘法器

提出了一种结构简单、采用有源衰减器的低压ＣＭＯＳ四象限模拟乘法器。详细分析了电路的结构和设计原理,给出了电路的ＰＳＰＩＣＥ模拟结果。模拟结果表明,当电源电压为±１．５Ｖ时,功耗小于８０μＷ,线性输入电压范围约为±０．５Ｖ;当输入电压范围限于±０．３Ｖ时,非线性误差小于１．３％;－３ｄＢ带宽约为３．２ＭＨｚ。该乘法器电路可应用于低压模拟信号处理电路中。     

一种新的MOS模拟乘法器电路的研究

本文提出了一种新结构的四象限MOS模拟乘法器,它在电路的结构与性能上均较现有的乘法器电路有所改善,该电路具有较宽的输出(3 dB带宽为2 MHz)及较小的非线性失真。文中给出了通过电路分析程序SPICE 2 G.5对该电路进行模拟分析的结果及与现有电路的比较。该乘法器的研究,可以作为单片集成模拟乘法器生产的参考,以促进国内集成技术的发展。     

模拟乘法器在电视和音响中的应用

分析了双差分模拟乘法器的原理和特点。鉴于双差分模拟乘法器的特点，使其常应用于电视和音响设备的检波、鉴频、混频、解码等一系列的非线性变换电路。     

高速低功耗自适应可编程分频器

在约翰逊计数分频器的基础上,设计了一款双级结构分频器,采用系数自适应分配技术,显著提升了分频器的工作频率,并有效降低功耗。基于45nm CMOS工艺进行仿真,结果表明:该分频器最高工作频率可达8GHz,在1GHz时,49分频的双级可编程分频器功耗仅为63μW,在8GHz时,功耗为312μW。与典型的约翰逊结构相比,双级分频器工作频率可提升1.6倍,在分频器系数设置为6时,最大功耗优化比达到51.82%。     

一种基于亚阈值区特性的CMOS四象限模拟乘法器

讨论了基于ＭＯＳ晶体管亚阈值区特性的ＣＭＯＳ四象限模拟乘法器的设计。分析了四种乘法器核的直流传输特性，给出的ＰＳＰＩＣＥ模拟结果验证了理论分析。模拟结果表明，对于电源电压为１．５Ｖ（或±１．５Ｖ），当输入电压范围限于±０．０８Ｖ时，非线性误差小于１％；－３ｄＢ带宽约为３４０ｋＨｚ，静态功耗小于１μＷ。给出的乘法器核可应用在便携式电子系统模拟信号处理电路中，特别适于在神经网络系统中的应用。     

一种10ps以下时钟偏差的纯数字电路分频器设计

本文对一款常用任意整数分频器进行改进,提出了一种纯数字、低时钟偏差、可获得任意整数分频结果的时钟分频器设计方案.该分频器由计数器与输出锁存器构成,通过调节逻辑结构与线延迟,完全平衡各时钟传播路径,大幅降低时钟偏差.仿真结果表明,在TSMC 0.13μm CMOS工艺下,当输入时钟频率在600MHz时,时钟偏差可控制在10ps以内.该分频器还包含自测电路,可判断时钟偏差是否满足要求.     

基于TSPC的4/5双模前置分频器设计

针对无线传感网络对射频电路高速、低功耗方面日益增长的性能要求,设计了一款用于高频锁相环中的高速、低功耗4/5双模前置分频器。在分析真单相时钟(TSPC)电路工作原理的基础上,指出了该电路结构存在的两个主要缺点,并结合器件工艺和物理给出了相应的版图优化解决方法。然后,采用SMIC 0.18μm标准CMOS工艺,设计了一款基于这种改进后的真单相时钟电路的集成4/5双模前置分频器。在版图优化设计后利用Cadence Spectre进行了后仿真验证,结果表明,在直流电源电压1.8 V时,该4/5双模前置分频器的最高工作频率可达到3.4 GHz,总功耗仅有0.80 mW。该4/5双模前置分频器的最低输入幅值为0.2 V时,工作频率范围为20 MHz~2.5 GHz,能够满足面向无线传感网络应用的锁相环(PLL)的高速、低功耗性能要求。     

基于FPGA的音响系统数字分频器

比较了数字分频器与传统模拟分频器,说明数字分频器更具优点.采用FPGA芯片实现一个音响系统的数字分频器,并详细描述了该系统的组成及各部分的实现方法,最后给出实际使用效果.     

VHDL逻辑综合及FPGA实现

运用ＶＨＤＬ语言描述了一个１２×１２位的高速补码阵列乘法器。重点是运用ＶＨＤＬ逻辑综合优化该乘法器，并进行了乘法器的ＸｉｌｉｎｘＦＰＧＡ实现、功能仿真和时序仿真。经选用ＸＣ４００５ＰＣ－８４－４芯片进行验证，证明了其正确性     

低成本数字分频器设计

本文介绍了利用硬件语言VeriolgHDL实现任意分频,特别是小数分频的设计方法,并在QuartusII编程环境下,进行了仿真和调试。     

SZ541和SZ551型GaAs高速分频器

本文叙述了SZ541和SZ551分频器工作原理、电路设计和制作工艺技术。电路采用全离子注入平面工艺,L_g为0.6～0.8μm.SZ541GaAs静态分频器可从DC到3GHz工作。SZ551GaAs动态分频器工作带宽为0.5～4.5GHz。     

一种高速低功耗ECL多模分频器的设计

本文介络一种高速低功耗ECL多模分频器的电路原理、电路和版图设计特点、工艺技术及研制结果。该分频器设计了0.5mA的内部开关电流和350mV的内部逻辑摆幅,输入输出均采用互补驱动。电路分频模数多,频率高,功耗低,典型功耗75mW,为相同集成度的普通ECL电路功耗的1/30～1/40。该电路广泛用于通讯、仪器仪表和频率合成器等领域。     

3GHz硅双极型微波静态分频器的设计

本文报道了一种超高速ＥＣＬ静态二分频器；介绍了该分频器的核心器件─—ＮＰＮ晶体管的结构和实现该结构的有关先进工艺，包括深槽隔离、多晶硅发射极、钻硅化物和浅结薄基区等；使用这种多晶硅发射极晶体管，３ｐｍ特征尺寸设计的１９级环形振荡器的平均门延迟小于５０ｐｓ．讨论了提高分频器工作频率的一些有效方法并给出了３．２ＧＨｚ硅静态分频器的电路设计和版图设计．     

基于90 nm CMOS工艺的37 GHz分频器

对高速分频器的注入锁定特性进行了研究,并实现了一个基于电流模逻辑的分频器。该分频器采用了电感峰值技术,分频范围可达25~37.3 GHz,电源电压为1.2 V,功耗为24 mW。芯片采用TSMC 90 nm CMOS工艺设计制造,并给出了测试结果。     

国外硅双极分频器发展概况

本文综述了国外近十年来超高速分频器集成电路的发展概况。着重介绍了反馈分频方式的原理。并叙述了采用几种先进硅双极工艺(如SST、SICOS、BSA等)制作的反馈分频方式的分频器和主从D触发器方式的分频器。最后简单介绍了超高速分频器的应用情况。     

一种ECL可编程分频器的研制

本文在分析TTL可编程分频器逻辑功能的基础上,设计了模数在1～16之间任意可变的ECL可编程分频器,利用SPICE电路模拟程序对电路进行了直流和瞬态分析。同时,针对超高速ECL电路的特点,完成了电路版图及工艺设计,并进行了工艺试制。做出了工作频率可达50MHz以上的ECL可编程分频器,比原TTL可编程分频器的工作频率提高了5倍之多。     

高速低功耗多模分频器的设计

基于相位转换技术的多模分频器由于其在工作频率和功耗中能更好地折中而得到广泛的应用.为了进一步降低功耗,利用两级反相器对其相位信号进行整形,使工作频率最高的前两级÷2分频器能降低输出幅度的要求,从而大大降低功耗.这两级反相器还可以调整相位信号占空比为25%,甚至更小,从而增大相位控制信号的延时余量,实现无毛刺的加计数相位转换.基于相位转换4模分频器的基本原理,设计了一个2.55 GHz的多模分频器.仿真结果表明,采用0.35μm BiCMOS工艺,在3.3 V电源电压下,分频值为128～255,最大功耗不到14 mW.     

调频锁相环路中分频器对调频的影响

本文详细分析了调频锁相环路中分频器的作用,给出了选择分频比的依据。     

一种超高速÷2ECL分频器

本文描述了采用氧化物隔离等平面S工艺、离子注入技术和快速热退火,以及采用电阻网络反馈信号的改进型D触发器的优化电路的设计方法研制的1500MHz÷2ECL分频器。电路在常温下的工作速度超过2000MHz,即使在85℃的高温条件下,其最高工作频率也超过1900MHz,完全满足了用户的要求。