B3G MIMO-OFDM系统的定时同步算法实现

为降低在定时同步算法实现时,截位对性能的影响与定时同步算法实现的复杂度,对定时同步实现时的内部子模块进行了讨论,对通过现场可编程门阵列(FPGA)实现定时同步算法的复杂度,按照单位时间内乘、加次数的方法进行了分析,并对多个定时同步模块间的关系进行了研究,提出了一种OFDM系统定时同步实现的自适应多点截位方法与2种MIMO-OFDM系统定时同步算法的简化实现方案,对实现方法在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计,并在B3G TDD试验验证平台上进行了验证．验证结果表明,该实现方案可用于B3G TDD MIMO-OFDM系统定时同步算法的硬件实现．     

基于广义分布式天线阵的MIMO检测

针对超3代（B3G）系统中广义分布式天线阵的架构,提出了适用于多个多天线阵中多输入多输出（MIMO）结构的交叉迭代检测译码算法. 该算法通过在多天线阵之间交叉传递信息的方式,将传统的贝尔实验室分层空时码（BLAST）译码算法与干扰删除操作结合起来,实现交叉迭代译码,有效地解决了广义分布式天线阵系统中相邻天线阵覆盖范围内使用相同资源用户之间的干扰问题,改善了系统性能.     

Open ROADM标准OFEC码在300 Gbit/s FPGA系统中的验证

通过研究开放性可重构光分插复用器(Open ROADM)标准中OFEC码的结构和编译码算法,确定了影响OFEC码算法的性能和实现复杂度的关键参数,并通过业界速率最高的300 Gbit/s现场可编程门阵列(FPGA)验证平台,对不同译码方案在输出误码率为10-15的性能进行了验证和误码平层分析,对OFEC码在超低误码率下的性能进行了准确评估.     

基于SAGE算法的STBC+OFDM信道估计和译码方法

文章首先介绍了SAGE(空间交替最大)算法的理论基础,然后结合STBC(空时分组码)+OFDM(正交频分复用)系统模型推导出基于SAGE算法原理的信道估计和译码公式.该算法的具体过程为:假定OFDM系统的一个子帧包含若干OFDM符号,其第1个OFDM符号为导频子块,根据第1个OFDM符号解出的信道信息对第2个OFDM符号进行参数估计,完成第2个符号的译码后,解出该OFDM符号的信道信息并将其作为下一个OFDM符号译码的信道参数,依次完成所有符号的译码.该算法不随天线个数增加的增加运算复杂度,能够追踪信道的变化,并且算法复杂度较低.经过仿真验证,该算法的性能优于LMMSE(最小均方误差)信道估计+ML(最大似然)译码算法的性能,性能稳定,可作为天线数较多,支持高速移动终端的B3G/4G移动通信系统的一种信道估计和译码算法.     

基于免疫算法的球形译码算法研究

在多输入多输出(MIMO)系统的信号检测算法中,球形译码算法的性能最接近最大似然检测算法,是目前应用最为广泛的一种信号检测方法,但传统的球形译码算法在低信噪比时计算复杂度较高,在高信噪比时误码率性能不够理想.该文提出了一种改进的球形译码方法,利用免疫算法的寻优能力来获得最佳的初始搜索半径,从而达到在保证译码性能的同时有效地降低计算复杂度的目的.实验仿真结果表明,与传统的球形译码算法相比,基于免疫算法的球形译码方法在高信噪比下可以达到最大似然译码的性能,同时能有效降低低信噪比时的运算复杂度,从而更符合现代无线通信实时性的要求.     

空时编码技术及其展望

空时编码(STC)技术是通过利用阵列天线处理技术从而开发多输入多输出系统(MIMO)性能的革命性发展，它可以有效抵消衰落，提高频谱效率．文中介绍了空时编码技术的由来及特点；讨论了3类接收机需要已知信道传输系数的空时编码技术：分层空时结构、空时格型码和正交空时分组码，给出了各自的实现框图及译码算法和特点；讨论了适于少数不知道信道传输系数情况的差分空时编码；给出了空时编码技术在无线通讯中的应用前景和目前的研究方向及热点．     

B3G接收机射频前端的研究

B3G无线通信技术是当前国内外研究的热点,零中频接收机结构以其高集成和低功耗和易于单片集成等优点,正成为射频接收机中极具竞争力的一种结构.研究设计的双载波-正交频分复用(DC-OFDM)采用两个相邻子载波实现宽带通信技术,两个子载波以分路/合路的方式进行信号处理降低硬件难度和复杂度.同时分析研究了DC-OFDM零中频接收方案,设计了B3G射频接收机的低噪声放大器、下变频器和宽带移相器等关键部件,并制作了实验的验证平台,实验测试结果满足接收机的指标要求,适合于宽带通信系统.     

级联编码MIMO系统的迭代检测算法

针对BCH-LDPC级联编码的MIMO系统,提出一种外码译码反馈联合迭代检测译码算法。该算法在迭代检测译码结构的基础上,引入外码硬判决译码反馈。MIMO检测器利用反馈的硬判决信息,经过映射处理后用于更新检测器的检测列表,以减小迭代检测译码算法的运算量。同时,利用外码译码结果直接计算部分LDPC码译码初始信息,提高软信息的可靠性,从而提高系统性能。仿真结果表明,与迭代检测译码算法相比,所提算法能够使处理一帧数据时的平均检测次数减少57.1%,从而降低算法运算量。同时由于外码译码反馈的引入,所提算法至少能够获得0.2 d B性能增益。     

基于单调排序与并行选择的连续删除堆栈译码器的硬件实现

极化码得益于其较低的复杂度和灵活的构造,成为了当今最为流行的信道编码方式。然而,与其他信道编码的译码算法相比,极化码中的连续删除(Successive Cancellation, SC)译码算法的性能较差。为了解决这一问题,连续删除列表(Successive Cancellation List, SCL)、连续删除堆栈(Successive Cancellation Stack, SCS)等基于连续删除译码的改进算法问世,并显著地改善了其纠错性能。其中,连续删除堆栈译码算法是以更高的复杂度为代价的,特别是在路径选择过程中。本文提出了一种新型的路径选择硬件架构,该架构通过对路径信息分组存储,用分组单调排序与并行比较相结合的策略进行最优路径选择,降低了硬件资源消耗的同时提高了路径选择的硬件效率。最后在现场可编程门阵列(Field Programmable Gate Array, FPGA)上实现了该架构,硬件实现结果验证了本文提出的架构与现有的SCS译码器拥有相近的纠错性能的同时,整体资源开销在查找表(Look Up Table, LUT)、寄存器(Register)和块随机存储器(Blo...     

一种低复杂度SCMA多用户检测算法

为了进一步降低稀疏码多址接入系统中多用户检测算法的复杂度,提出了一种基于部分资源块高斯近似的多用户检测算法。首先对资源块优势等级进行比较;然后选择译码优势等级高的 n 个资源块使用加权消息传递算法,剩下的资源块使用高斯近似消息传递算法。同时联合资源块和用户优势等级,在每次迭代后对译码优势等级较高的用户直接译码并剔除,使得后续每轮迭代的复杂度依次降低。仿真结果表明,通过合理选择资源块个数,可以在保证检测性能的同时,有效地降低检测复杂度。因此,提出的算法较好地实现了译码性能和复杂度之间的平衡。     

MIMO-OFDM系统定时同步算法的FPGA设计

对多入多出-正交频分复用（MIMO-OFDM）系统中基于训练序列的定时同步算法进行了阐述,着眼于系统定时同步算法的硬件实现,对通过FPGA（现场可编程门阵列）实现定时同步算法的复杂度按照单位时间内乘、加次数的方法进行了分析;为降低系统中定时同步算法在FPGA实现过程中的复杂度,对单个定时同步模块内部子模块以及多个定时同步模块间的关系进行了研究,提出了MIMO-OFDM系统定时同步算法的简化实现方案,并对简化方案在Xilinx公司的VirtexII Pro系列FPGA中的资源使用情况进行了统计。研究表明,简化实现方案可以用于MIMO-OFDM系统定时同步算法的硬件实现。     

SRS资源受限场景中联合导频分配的多用户分组

为解决时分双工大规模多输入多输出（MIMO）系统中探测参考信号（SRS）资源受限造成的系统性能下降问题,基于用户信道变化速率的不同,提出确定用户探测周期的准则,设计扩充了可调度用户集合的导频分配方案,并提出了匹配的多用户分组调度方案.采用3-D MIMO信道对算法进行了验证,仿真结果表明,该算法可有效提升系统性能.     

基于EPGA的FIR滤波器设计与仿真

介绍了数字滤波器理论及其常见实 现方法的基础,提出了一种基于EPGA的高效实现方案''该方案采用对称结构,加法、乘法运算和级联技术,利EPGA 芯片Maxplus软件对该方案进行了仿 真验证。结果表明基于EPGA的实现方案速度快、实时性好%节省硬件资源,具有重要的工程应用价值。     

基于PCNN算法图像边缘检测及系统级实现

针对图像边缘检测系统硬件设计和处理算法的选择优化问题,提出了一种基于PCNN算法结合FPGA的图像边缘检测系统实现方法.研究了系统中图像采集模块、FPGA外围电路、外部存储器和千兆以太网等部分的硬件设计.从简化系统算法和提高系统运行效率的角度出发,采用简化PCNN算法作为系统的边缘检测算法.采用两幅不同图像进行测试,结果表明,该系统能够实现对静态小场景图像边缘的可靠检测,检测效果优于传统Sobel算法和Canny算法,熵值最高可达0. 886.     

易于硬件实现的OFDM系统采样频率同步算法

分析了正交频分复用（OFDM）系统中采样频率偏移对系统性能的影响,提出了一种在频域进行估计和校正的采样频率同步算法.该算法易于硬件实现,与采用最小二乘法（LS）的估计算法相比可以减少20%的硬件资源,提高1倍的工作速度.根据IEEE 802.11a无线局域网（WLAN）标准进行了算法仿真和现场可编程门阵列（FPGA）上的硬件实现研究.仿真结果表明,无论是在高斯白噪声（AWGN）信道还是多径信道下,该算法均可以有效地对采样频率偏移进行校正,使系统性能符合标准要求.通过在FPGA上的硬件实现以及使用Xilinx的Chip scope Pro进行的在线实时验证表明,该算法可以在占用较少硬件资源的条件下,实时、连续地对信号进行处理,可以作为一个完整OFDM基带处理器的子模块.     

基于FPGA的数字PID控制器研究

用常规的方法在FPGA上实现PID控制器,要消耗大量的乘法器、加法器和存储器,FPGA的硬件资源不能被合理地利用,而且能耗高。研究在FPGA上采用直接DA(DA-Ⅰ)及改进的DA(DA-Ⅱ)算法,实现数字PID控制器。DA-Ⅰ算法用的加法器、LUT单元和延时模块等,较常规方法要节省许多硬件资源;DA-Ⅱ算法,能进一步减少各单元模块的使用,并应用两级流水线技术,降低能耗。通过对DA-Ⅰ和DA-Ⅱ两种算法实现的PID控制器的比较,在硬件资源、处理速度、复杂程度和能耗等方面,探讨了改进后的PID控制器的性能。     

基于QR分解的V-BLAST迭代检测算法

QR分解检测算法的一种运算量较低的V-BLAST检测算法,但其性能较差。第一层判决输出的性能对整体性能的影响很大。除了初次迭代外,提出的算法用前次迭代中性能最好的层作为迭代开始,进而寻求性能更好的数据层,这样经过几次迭代循环,可以做出性能很高的第一次判决输出。由于第一次判决输出性能的提高,总体性能也得到很大提高。仿真结果显示,对于4发送4接收MIMO系统,在误符号率为0.1%时提出算法的增益较排续连续干扰抵消V-BLAST检测算法高6dB.而其算法复杂度是排序连续干扰抵消的30%。     

Nakagami衰落信道上编码MIMO WCDMA系统性能分析

研究了多址干扰下,MIMO WCDMA系统发射端采用空时分组码和卷积码、接收端采用最大比合并天线分集和软判决译码方案的误码性能。使用Q(x)的另一种数学表达式和信干噪比的矩生成函数,推导了Nakagami-m衰落信道上存在多址干扰以及发射端发射不等功率下,卷积编码系统的成对差错概率和误码性能联合限。讨论了在各种编码方案下空间路径分集接收机的误码性能。数值计算结果表明组合空间分集和卷积编码能显著改善MIMO WCDMA系统的误码性能。分析结果适用于MIMO WCDMA系统的上下行链路。     

一种数据加密标准算法的FPGA实现

该文介绍了数据加密标准算法,讨论了该算法的一种IP核设计及其FPGA实现。为了节省硬件的面积资源,重复操作一个轮函数,以时间换空间,从而得到硬件资源占用的最小化;采用ROM实现了数据加密标准算法中关键的S盒变换功能,减少了程序对编译器的依赖性。该设计代码效率高,占用系统资源少,已经在现场可编程门阵列器件上得到了实现。     

分组密码的硬件实现

从硬件设计角度提出对分组密码设计的要求。通过对R ijndael算法的分析得到分组密码算法的通用运算部件,分别从提高速度和降低成本两方面逐一分析各部件的硬件实现方法同时考虑了芯片资源的分布特点.论文最后通过对R ijndael算法高速度和低成本两种实现方法的具体参数对比,提出面向硬件的分组密码设计.