VDMOS结构击穿电压的设计考虑

本文导出了包括有浮置保护环和场板极效应在内的穿通VDMOS结构击穿电压的近似分析表达式。理论结果既为VDMOS器件测量的数据所证实。又为在n/n~+外延衬底制造的有浮置保护环二极管试验结构测量的数据所证实。     

具有场板结构的AlGaN/GaN HEMT的直流特性

研制成功具有场板结构的AIGaN/GaN HEMT器件,对源场板、栅场板器件的性能进行了分析.场板的引入减小了器件漏电和肖特基漏电,提高了肖特基反向击穿电压.源漏间距4靘的HEMT的击穿电压由常规器件的65V提高到100V以上,肖特基反向漏电由37霢减小到5.7霢,减小了一个量级.肖特基击穿电压由常规结构的78V提高到100V以上.另外,还初步讨论了高频特性.     

具有场板结构的AlGaN/GaN HEMT的直流特性

研制成功具有场板结构的AIGaN/GaN HEMT器件,对源场板、栅场板器件的性能进行了分析.场板的引入减小了器件漏电和肖特基漏电,提高了肖特基反向击穿电压.源漏间距4靘的HEMT的击穿电压由常规器件的65V提高到100V以上,肖特基反向漏电由37霢减小到5.7霢,减小了一个量级.肖特基击穿电压由常规结构的78V提高到100V以上.另外,还初步讨论了高频特性.     

场板结构浅平面结高压器件

本文采用浅平面结制作场板结构高压器件，根据二维模拟器件击穿电压分析结果选择器件参数：深，场氧化层厚度，场板宽度和内部电极间距。结果，半绝缘钝化结构击穿电压的计算值与实验值相关较大，而绝缘层钝化结构的两者较接近。     

提高微波功率晶体管击穿电压研究

微波功率晶体管其微波参数和击穿电压ＢＶＣＢＯ对外延层参数选取是互相的。现采取超低浓度深化结保护环新工艺较巧妙地解决此矛盾，使得微波功率晶体管的微波参数和击穿电压ＢＶＣＢＯ获得明显改善。     

GaN基HEMT场板结构研究进展

综述了近年来GaN基HEMT场板结构研究的最新进展,介绍了场板结构定义以及提高栅漏击穿电压的原理,总结了均匀场板结构、台阶场板结构、多层场板结构、双场板结构等对栅漏击穿电压BVGD的改善情况,叙述了栅终端场板和源终端场板的功率附加效率(PAE)、截止频率fT、最大振荡频率fMAX、增益等微波特性的不同点,获得了最佳场板结构以及场板连接方式.     

器件结构设计对异质结像素探测器性能的影响

像素探测器一直是高分辨率、高速率粒子跟踪的工作平台。本文以多晶硅/氧化硅(poly-Si/SiO_x)钝化接触异质结结构设计了硅像素探测器,为了实现探测器的超快响应,采用Silvaco TCAD对异质结硅像素探测器进行器件仿真,一方面研究了不同衬底厚度对载流子输运和收集的影响,另一方面研究了器件结构设计对异质结像素探测器击穿电压的影响。仿真结果表明：在相同的偏置电压下,较薄的硅衬底可以获得更强的漂移电场,进而提高器件对信号电荷的输运与收集速率,有利于提高探测器的时间响应。较小的保护环-有源区间距有利于提高器件的击穿电压,而在保护环-有源区间距较大的情况下,在有源区边缘设计金属场板结构,也能够有效提高器件的击穿电压,使探测器可以工作在较高电压下,从而提升探测器的响应速率。     

对功率器件击穿电压的模拟优化

文章分析了微波功率器件的特点及其对器件击穿电压的影响,并在此基础上通过采用扩散保护环和耗尽区腐蚀两种方法来提高器件的击穿电压。文中对两种方法的相关参数进行了模拟优化,最终在浓度和厚度分别为9×1015cm-3和3μm的外延材料上制作出击穿电压为55V的C波段20W功率器件。     

场限环与场板复合结构浅平面结高压器件设计

采用场限环和场板复合结构的浅平面结高压器件，比单一采用场限环或场板结构，具有更好的击穿电压重复性及一致性。本文根据简化的二维泊松方程，对环间距、环数以及场板宽度进行计算，可作为这种结构的设计参考。     

一种600V VDMOS终端保护环结构的设计

本文详细讨论了VDMOS终端保护环结构各部分,即保护环、保护环间隙和场板的作用及设计方法。结合600VVDMOS的外延电阻率和厚度,一种600VVDMOS终端保护环结构被成功设计出来。     

Floating gates for avalanche suppression in MESFET's

A metal-semiconductor field-effect transistor (MESFET) structure is proposed. It employs one or more uncontacted gate elements between the normal gate and the drain which float in potential in a manner similar to guard rings. These floating gates clamp the maximum electric field at the normal gate and inhibit avalanche breakdown. Numerical modeling of a typical GaAs MESFET with two floating gates demonstrates the field-clamping effect and shows a substantial increase in avalanche breakdown voltage and maximum output power relative to a similar conventional device     

复合介质层SOI高压器件电场分布解析模型

提出复合介质埋层SOI(compound dielectric buried layer SOI,CDL SOI)高压器件新结构,建立其电场和电势分布的二维解析模型,给出CDL SOI和均匀介质埋层SOI器件的RESURF条件统一判据.CDL SOI结构利用漏端低k(介电常数)介质增强埋层纵向电场,具有不同k值的复合介质埋层调制漂移区电场,二者均使耐压提高.借助解析模型和二维数值仿真对其电场和电势进行分析,二者吻合较好.结果表明,对低k值为2的CDL SOILDMOS,其埋层电场和器件耐压分别比常规SOI结构提高了82%和58%.     

3300V沟槽栅IGBT的衬底材料的优化设计

使用TCAD仿真软件对3 300 V沟槽栅IGBT的静态特性进行了仿真设计.重点研究了衬底材料参数、沟槽结构对器件击穿电压、电场峰值等参数的影响.仿真结果表明,随衬底电阻率增加,击穿电压增加,饱和电压和拐角位置电场峰值无明显变化;随衬底厚度增加,击穿电压增加,饱和电压增加,拐角位置电场峰值降低;随沟槽宽度增加,饱和电压降低,击穿电压和拐角位置电场峰值无明显变化;随沟槽深度增加,饱和电压降低,击穿电压无明显变化,拐角位置电场峰值增加;随沟槽拐角位置半径增加,击穿电压和饱和电压无明显变化,但拐角位置电场峰值减小.选择合适的衬底材料对仿真结果进行实验验证,实验结果与仿真结果相符,制备的IGBT芯片击穿电压为4 128 V,饱和电压约为2.18 V.     

一种高压功率器件场板技术的改进与设计

为了解决功率器件高击穿电压与减小表面最大电场需求之间的矛盾,提出了一种高压功率器件终端场板改进方法。通过调节金属场板和多晶硅场板的长度,使金属场板覆盖住多晶硅场板,最终使得两者的场强相互削弱,从而减小表面最大电场。采用TCAD(ISE)软件对该结构进行仿真验证,结果表明该结构能够在保证高耐压的前提下减小表面最大电场。基于所提方法,设计出了一种七个场限环的VDMOSFET终端结构,其耐压达到了893.4 V,表面最大电场强度只有2.16×10⁵ V/cm,提高了终端的可靠性。     

A model for length of saturation velocity region in double-gate Graphene nanoribbon transistors

Length of saturation region (LVSR) as an important parameter in nanoscale devices, which controls the drain breakdown voltage is in our focus. This paper presents three models for surface potential, surface electric field and LVSR in double-gate Graphene nanoribbon transistors. The Poisson equation is used to derive surface potential, lateral electric field and LVSR. Using the proposed models, the effect of several parameters such as drain-source voltage, oxide thickness, doping concentration and channel length on the LVSR is studied.     

高k介质阶梯变宽度SOI LDMOS

本文提出了一种具有高k介质阶梯变宽度结构的新型的SOI LDMOS器件,该器件通过在漂移区内引入介质区域使得漂移区的宽度呈阶梯变化.借助三维器件仿真软件DAVINCI对其势场分布及耐压特性进行了深入分析.首先,阶梯变宽度结构能够在漂移区内引入新的电场峰值来优化势场分布,提高击穿电压.其次,采用高k材料作为侧壁介质区域可以进一步优化漂移区内势场分布,并提高漂移区浓度来降低导通电阻.结果表明,与常规结构相比,新器件的击穿电压可提高42%,导通电阻可降低37.5%,其FOM优值是常规器件的3.2倍.     

MOSFET栅下碰撞电离与击穿研究

研究了场板终端技术对改善 MOSFET栅下电场分布和碰撞电离率的作用 ,结果表明 ,MOSFET在高压应用时 ,漏极靠近表面的 PN结处电场最强 ,决定器件的击穿特性。通过对实验研究与计算机模拟结果的分析 ,表明在不同的栅压下 ,此处场板长度的大小对栅下电场强度有直接的影响 ,合理地控制场板长度能有效地提高器件的击穿电压。     

Computer analysis of breakdown mechanism in planar power MOSFET's

Breakdown mechanism in planar power MOSFET's having high breakdown voltage is investigated. Precise electric field distribution is obtained by two-dimensional numerical analysis. This field distribution is used to optimize device structure and to predict breakdown voltage. A technique for reducing the electric field on the silicon surface by equalizing its distribution is presented.     

Modeling of terminal ring structures for high-voltage power MOSFETs

To achieve a high blocking voltage, a power MOSFET is often guarded with multiple floating field limiting rings (MFFLRs) to re-distribute the electric field for extending the breakdown voltage. However, this high-voltage protecting structure occupies a significant silicon area of the power MOSFET. The breakdown field of a floating ring depends on the junction curvature, sizes of the rings and the spacing between the rings. A good design can reduce the total silicon area of the MOSFET transistor by optimizing the floating ring design through modeling. The conventional approach was based on the classical breakdown field model originally developed for the low-voltage p–n junction which has limited precision in the medium to high electric field range. In this work, a precise fitting model for the MFFLR structure with high junction breakdown voltage is proposed. Measurement results of the breakdown voltage of the MOSFETs for the MFFLR structure are presented.     

薄硅层阶梯埋氧PSOI高压器件新结构

基于介质电场增强ENDIF理论,提出了一种薄硅层阶梯埋氧型部分SOI(SBPSOI)高压器件结构。埋氧层阶梯处所引入的电荷不仅增强了埋层介质电场,而且对有源层中的电场进行调制,使电场优化分布,两者均提高器件的击穿电压。详细分析器件耐压与相关结构参数的关系,在埋氧层为2μm,耐压层为0.5μm时,其埋氧层电场提高到常规结构的1.5倍,击穿电压提高53.5%。同时,由于源极下硅窗口缓解SOI器件自热效应,使得在栅电压15V,漏电压30V时器件表面最高温度较常规SOI降低了34.76K。