S波段小型化宽带低噪声放大器的设计

采用软件计算微带平面电感,描述了一款基于薄膜工艺的小型化宽带低噪声放大器的设计和性能。测试结果表明:在2.7～3.5 GHz的频段内,低噪声放大器的噪声系数小于等于0.55 dB,增益大于等于33 dB,增益平坦度小于等于±0.1 dB;在2～4 GHz的频段内,低噪声放大器的噪声系数小于等于0.65 dB,增益大于等于33 dB,增益平坦度小于等于±0.8 dB;尺寸为6.0 mm×4.2 mm。     

一种0.03～1.7 GHz超宽带低噪声放大器的设计与制作

为了降低接收机前端的噪声,设计了一种超宽带低噪声放大器。选用噪声较小、增益较高且工作电流较低的放大管,利用负反馈和宽带匹配技术,结合ADS和HFSS微波软件辅助设计,放大器在30 MHz~1700 MHz范围内,增益大于31 dB,平坦度小于±0.5 dB,噪声系数小于2.3 dB,驻波比小于1.6。     

基于噪声抵消技术的宽带低噪声放大器设计

采用0.18μm CMOS工艺,针对DMB-T/H标准数字电视调谐器应用,设计了一个基于噪声抵消技术的宽带低噪声放大器.详细分析了噪声抵消技术的原理,给出了宽带低噪声放大器的设计过程.仿真结果表明,在48～862 MHz频率范围内输入输出反射系数均小于-20 dB,噪声系数低于3 dB,增益大于17 dB,1 dB压缩点为-6dBm.在1.8V电压下,电路功耗为10.8mW.     

S波段低噪声放大器的ADS仿真与设计

介绍低噪声放大器设计的理论基础,并重点介绍了低噪声放大器的主要性能指标:噪声系数、功率增益、驻波比、稳定性等。以ATF38143晶体管为例介绍了ADS仿真软件设计低噪声放大器的方法和主要步骤。采用三级级联结构设计出满足指标的S波段低噪声放大器链路。该放大器链路的指标为噪声系数小于1.2,功率增益大于50dB,增益平坦度小于0.5dB,VSWR小于1.8的低噪声放大器,带宽为6MHz,并具有一定的带外抑制能力。     

CMOS宽带可编程增益低噪声放大器

给出了一种可应用于中国移动多媒体广播(CMMB)调谐器的宽带(470~860 MHz)可编程增益低噪声放大器。该电路在UMC 0.18μm RF CMOS工艺下实现,芯片面积为0.37 mm2(不包括ESD pad)。芯片测试结果表明,在1.8 V的电源电压下功耗为30.2 mW,该电路可实现-6.8~32.4 dB的增益动态变化范围,0.5 dB步长,最高增益下单端信号噪声系数小于3.8 dB。     

面向IMT-Advanced应用的射频前端T/R组件的设计与实现

阐述了面向IMT-Advanced应用的射频前端T/R组件中各模块的设计与实现方法,并对接收支路和发射支路进行了设计.宽带开关工作频率范围为0～6 GHz,具有插入损耗低、隔离度高的优点;超宽带低噪声放大器在700 MHz～6 GHz的工作范围内增益高且平坦,噪声系数小;宽带功率放大器采用自适应线性化偏置电路,在5.8 GHz频段具有优良的线性度.整个T/R组件输入电压为5V,接收支路增益为13.75 dB,噪声系数为6.58 dB,发射支路增益为22.77 dB,输出功率为20.2 dBm.     

射频低噪声放大器设计与仿真

为了提高接收机接收灵敏度及通信距离,设计了一种433 MHz频段两级低噪声放大器。使用了一种在集电极串联感性反馈,使放大管处于绝对稳定状态的方法,采用等噪声圆及等功率圆进行了低噪声放大器的仿真设计,分析了放大管的稳定性、噪声系数、增益等参数。仿真及测试结果表明低噪声放大器在433 MHz频段,噪声系数0.6 dB,输入输出驻波比1.5,增益26 dB,将设计的低噪声放大器应用在433 MHz通信模块中,通信距离有显著提高。     

程控增益低噪声宽带直流放大器的设计

介绍了程控增益低噪声宽带直流放大器的设计原理及流程。采用低噪声增益可程控集成运算放大器AD603和高频三极管2N2219和2N2905等器件设计了程控增益低噪声宽带直流放大器,实现了输入电压有效值小于10mV,输出信号有效值最大可达10V,通频带为0～8MHz,增益可在0～50dB之间5dB的步进进行控制,最高增益达到53dB,且宽带内增益起伏远小于1dB的两级宽带直流低噪声放大器的设计。     

超宽带低温接收机后级低噪声放大器设计

设计了一种用于超宽频低温接收机后级放大的宽带低噪声放大器,并给出了仿真和测试结果。该低噪声放大器采用三个单片级联,并在级间加入了均衡和衰减网络对增益进行修正,使增益平坦度得到很大改善,同时对噪声等指标影响较小。最终实现的低噪声放大器在1～9GHz 频率范围内,常温噪声系数优于2dB,增益大于35dB,平坦度小于3.5dB,输入输出驻波比小于2.5,输出1dB 压缩点功率大于10dBm。     

基于反馈技术的宽带低噪声放大器的设计

介绍了宽带放大器的设计方法和负反馈技术。选用增益高、噪声小的高电子迁移率晶体管（HEMT）ATF54143,利用负反馈和宽带匹配技术,设计制作了一个高增益低噪声放大器,并借助于安捷伦公司的微波电路仿真软件ADS进行仿真和优化。测试表明,在50-300 MHz的频率范围内,低噪声放大器的增益大于22 dB,平坦度小于±0.3 dB,噪声系数小于1.25,输入驻波小于1.4,输出驻波小于1.3。     

350～470MHz的SiGe BiCMOS低噪声放大器

给出了一个基于AMS0.35μmSiGe BiCMOS工艺的低噪声放大器(LNA),主要应用于Witone数字集群移动通信系统手持机中。该低噪声放大器采用单端发射极电感反馈的共发共基管联结构,工作频率范围为350～470MHz。在3.3V的电源电压下的测试结果为:最小噪声系数1.45dB,增益19.3dB,输入1dB压缩点-19.5dBm,消耗电流3.8mA。     

一种新型900MHz CMOS低噪声放大器的设计

对两种低噪声放大器(LNA)的构架进行了比较,详细推导了共源LNA的噪声系数与输入晶体管栅宽的关系及优化方法,设计了一种采用0.6 μ m标准CMOS工艺,工作于900MHz的新型差分低噪声放大器.在900MHz时,噪声系数为1.5 dB的情况下可提供22.5 dB的功率增益,-3dB带宽为1 50MHz,S11达到-38dB,消耗的电流为5mA.     

基于ADS仿真的数字对讲机LNA设计

这里首先简单介绍了低噪声放大器（LNA）电路的设计理论,然后介绍了数字对讲机中LNA的设计指标。基于这些指标,使用了HP公司提供的芯片AT-41511,详细阐述了基于ADS仿真的适用于数字对讲机中LNA的主要设计步骤。最后在ADS仿真软件下通过s参数及谐波平衡仿真得到设计出的LNA的各项性能参数,在400-470MHz频率范围内噪声系数小于0．8dB,带内增益大于15dB。仿真结果表明,该设计的LNA可以完全满足所给的性能指标要求。     

A 400 MHz Low Noise Amplifier at Cryogenic Temperature for Superconductor Filter System

A cryogenic low noise amplifier （LNA） using Agilent high electron mobility transistor （HEMT） for 380 MHzto 480 MHz is designed and fabricated, and the excellent cryogenic performance in superconducting receiver front-end for communication system is achieved. A special input impedance matching topology is implemented to provide low noise figure （NF） and good input matching in this cryogenic LNA design. The measurement results show that the NF is within 0.25 dB from the minimum NF of a single transistor, the power gain is above 20 dB, the flatness is within 1 dB, and the maximum input return loss is lower than -20 dB in bandwidth.     

Radio Frequency Low Noise Amplifier with Linearizing Bias Circuit

A 1.34 GHz60 MHz low noise amplifier (LNA) designed in a 0.35 m SiGe process is presented. The designed LNA exhibits a power gain of 21.46 dB and a noise figure (NF) of 1.27 dB at 1.34 GHz. The linearity is improved with an active biasing technique. The post-layout simulation shows an input referred 1-dB compression point (IP1dB) of ?11.52 dBm. Compared with the recent reported high gain LNAs, the proposed LNA has a much better linearity without degrading other performance. The LNA draws 10 mA current from a 3.3 V power supply.     

Radio Frequency Low Noise Amplifier with Linearizing Bias Circuit

A 1.34 GHz-1=60 MHz low noise amplifier （LNA） designed in a 0.35 pm SiGe process is presented. The designed LNA exhibits a power gain of 21.46 dB and a noise figure （NF） of 1.27 dB at 1.34 GHz. The linearity is improved with an active biasing technique. The post-layout simulation shows an input referred 1-dB compression point （IPldn） of-11.52 dBm. Compared with the recent reported high gain LNAs, the proposed LNA has a much better linearity without degrading other performance. The LNA draws 10 mA current from a 3.3 V power supply.     

0.2μm GaAs PHEMT3.1~10.6GHz宽带低噪声放大器设计

采用OMMIC公司提供的0.2μm GaAs PHEMT工艺(fT=60 GHz)设计并实现了一种适用于宽带无线通信系统接收前端的低噪声放大器。在3.1~10.6 GHz的频带内测试结果如下:最高增益为13 dB;增益波动<2dB;输入回波损耗S11<-11 dB;输出回波损耗S22<-16 dB;噪声系数NF<3.9 dB。5 V电源供电,功耗为120mW。芯片面积为0.5 mm×0.9 mm。与近期公开发表的宽带低噪声放大器测试结果相比较,本电路结构具有芯片面积小、工作带宽大、噪声系数低的优点。     

X波段GaN单片电路低噪声放大器

采用0.25μm GaN HEMT制备工艺在AlGaN/GaN异质结材料上研制了高性能X波段GaN单片电路低噪声放大器.GaN低噪声单片电路采取两级微带线结构,10V偏压下芯片在X波段范围内获得了低于2.2 dB的噪声系数,增益达到18 dB以上,耐受功率达到了27 dBm.在耐受功率测试中发现GaN低噪声HEMT器件...     

A sub-mW 2.9-dB noise figure Inductor-less low noise amplifier for wireless sensor network applications

In this paper, a low power differential inductor-less Common Gate Low Noise Amplifier (CG-LNA) is presented for Wireless Sensor Network (WSN) applications. New Shunt feedback is employed with noise cancellation and Dual Capacitive Cross Coupling (DCCC) techniques to improve the performance of common gate structures in terms of gain, Noise Figure (NF) and power consumption. The shunt feedback path boosts the input conductance of the LNA in current reuse scheme. Both shunt feedback and current reuse bring power dissipation down considerably. In addition, the positive feedback is utilized to cancel the thermal noise of the input transistor. The proposed LNA is designed and simulated in 0.18 µm TSMC CMOS technology. Post layout Simulation results indicate a voltage gain of 16.5 dB with −3 dB bandwidth of 100 MHz–3 GHz. Also third order Input Intercept Point (IIP3) is equal to + 1 dBm. The minimum NF is 2.8 dB and the value of NF at 2.4 GHz is 2.9 dB. S11 is better than −13 dB in whole frequency range. The core LNA consumes 985 µW from a 1.8 V DC voltage supply.