解析逐次逼近ADC

逐次逼近 (ＳＡＲ)模数转换器 (ＡＤＣ)是采样速率低于５Ｍｓｐｓ的中高分辨率应用的常见结构 ,ＳＡＲＡＤＣ的分辨率一般为８～１６位 ,具有低功耗、小尺寸等特点 ,因此其具有较宽的应用范围 ,如 :便携式／电池供电仪表、笔输入量化器、工业控制和数据／信号采集器等。顾名思义 ,ＳＡＲＡＤＣ实质上是实现二进制搜索算法。内部电路可能运行在几兆赫 (ＭＨｚ) ,ＡＤＣ采样速率是该数值的分数 ,主要由逐次逼近算法决定。１ＳＡＲＡＤＣ的结构尽管实现ＳＡＲＡＤＣ的方式千差万别 ,但其基本结构非常简单 (如图１所示 )。模拟输入电压 (ＶＩＮ)…     

一种基于时间交织逐次逼近结构的高速低功耗ADC设计

本文介绍了一种采用28nm CMOS工艺实现的12位高速低功耗模数转换器。为了在低功耗的基础上实现高速模数转换,本设计选择时间交织结构为系统架构,单通道ADC采用逐次逼近结构。单通道SAR ADC采样速率90MS/s,4通道时间交织实现360MS/s的采样速率。测试结果表明,该ADC在360MS/s采样速率和33MHz输入信号频率下,测得的信噪失真比（SNDR）和无杂散动态范围（SFDR）分别为62.1dB和71.2dB,功耗为148mW。     

一种低功耗16 bit逐次逼近型ADC的设计

设计了一种低功耗的16 bit 1 MSa/s逐次逼近型（SAR）模数转换器（ADC）。低功耗设计来源于电容阵列,其由3段子电容阵列构成,之间的桥接电容通过冗余电容和权重电容整数化。在电容阵列的切换过程中,通过将电容分裂来引入额外的参考电压。通过对量化噪声和热噪声的计算,可以精确地得出所需的电容数量为225个单位,相比于传统的电容阵列形式,可以节省99.93%的面积和99.5%的功耗。电路中使用一个2级预放大,并添加了具有自校零功能的动态锁存比较器,确保了高精度分辨率。在UMC 55 nm工艺下仿真,对512点的FFT仿真结果显示,ADC的整体信噪比（SNR）能够达到85.98 dB,有效位数（ENOB）能够达到13.884 1 bit,在电源电压为2.5 V的情况下,平均功耗为5.05 mW。     

低功耗逐次逼近寄存器模数转换器综述

总结了低功耗逐次逼近寄存器模数转换器代表性技术及解决方案的最新研究进展。这些模数转换器采用的结构包括有采样开关信号泵升结构、电容阵列翻转结构、低功耗比较器结构等。从逐次逼近寄存器模数转换器各模块设计的角度,介绍了各种改进的新技术。介绍了预量化技术和旁路窗技术。这两种技术通过优化电路结构和增加辅助电路,实现模数转换器的低功耗。该综述为设计者了解新的低功耗逐次逼近型模数转换器研究提供了有益参考。     

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。     

基于动态元件匹配技术的改进逐次逼近ADC设计

介绍了一种低功耗、中等速度、中等精度的改进逐次逼近ADC,用于DSP的外围接口中。其中DAC采用分段电容阵列结构,节省了芯片面积,其高三位使用了动态元件匹配技术,改善了ADC的性能。比较器采用四级预放大器和Latch串联构成,并且使用了失调校准技术。数字电路采用全定制设计,辅助模拟电路完成逐次逼近过程,并且能够使ADC进入省电模式。芯片使用UMC0.18μm混合信号CMOS工艺制造,版图面积2.2mm×1.5mm。后仿真结果显示,ADC可以在1.8V电压下达到12bit精度,速度1MS/s,整个芯片的功耗为2.6mW。     

用于SOC系统的逐次逼近型ADC设计

设计了一个基于SOC系统的触摸屏逐次逼近型结构的10 bit 2Msps模数转换器(ADC)。高精度比较器和Bootstrap开关应用于设计电路中,提高了芯片速度和降低了功耗。芯片采用SMIC0.18μm 1P6M CMOS工艺流片,版图面积为0.25mm2,2MHz工作时平均功耗为3.1mW。输入频率320kHz时,信噪比(SNR)为56dB,ENOB为9.05bit,无杂散动态范围(SFDR)为66.56dB,微分非线性(DNL)为0.8LSB,积分非线性(INL)为1.4LSB。     

甚低功耗15Ms/s逐次逼近型ADC的设计实现

采用一种新颖的甚低功耗SAR ADC结构技术,基于SMIC 0.18μm CMOS工艺,设计实现了一个8bit、15Ms/s SAR ADC的芯片电路.该ADC利用电荷分享技术实现数据的采样/保持和逐次逼近转换过程,同时采用了异步时序控制技术代替传统的同步时序控制方式,对SAR控制逻辑进行优化设计,使其在功耗和速度方面都达到优良的性能.仿真结果显示该ADC能在15Ms/s的采样率下正常工作,平均功耗仅为518μW,整体性能优值FOM值达到了0.18pJ/Cony,远低于传统结构.     

低功耗逐次逼近型模数转换器的设计

本文提出了一种低功耗逐次逼近型（Successive Approximation Register,SAR）模数转换器。电路采用MCS切换方式和二级全动态比较器以及可编程时钟产生电路,以实现低功耗的模数转换器。本设计基于SMIC 130 nm CMOS工艺,电源电压为3.3 V,采样速率为2 MS/s,仿真结果表明,ADC的SFDR为77.6 dB,SNDR为59.2 dB,其能达到9.55 bit分辨率,且功耗仅为0.198 mW。     

逐次逼近（SAR）模数转换器进展

介绍了逐次逼近模数转换器（SAR－ADC）的原理结构和研究现状,主要对SAR－ADC 中的DAC、比较器、校准方法等主要模块进行了讨论。基于精度、速度、功耗的考虑,分别对SAR－ADC中的DAC结构进行分析比较,其多采用分段电容阵列或差分电容阵列。简述了比较器在功耗、速度、精度方面的结构调整。基于降低非理想效应,提高精度目的,对比分析了3种校准方法。为不同电路选择适当校准提供参考依据。最后总结了目前SAR－ADC的发展趋势。     

一种应用于10位逐次逼近ADC的比较器设计

文中提出了一种应用于10位逐次逼近ADC的比较器。该比较器包括预放大器、中间放大器、输出驱动级及共模电平缓冲器。整体开环设计,采用多级级联的形式以满足增益和速度的要求;采用输出失调消除技术进行失调校正;为了提高共模电平的驱动能力和缩短建立时间,采用分压电路加单位增益放大器的结构。基于3.3V电源电压、TSMC0.18μmCMOS工艺下,仿真结果表明,完全满足最高采样频率30MHz、10位精度的模数转换器要求。     

多通道逐次逼近型10 bit 40 Ms/s模数转换器的设计

设计了一个多通道逐次逼近型结构的10 bit 40 Ms/s模数转换器(ADC).由于采用时间交叉存取技术,提高了整个芯片的转换速度,同时通过运用比较器自校准和电容自校准结构,提高了整个电路的转换精度.本芯片采用Chart 0.25μm2.5 V工艺,版图面积为1.4 mm× 1.3 mm.40 MHz工作时,平均功耗为33.68 mW.输入频率19.9 MHz时,信号噪声失真比(SINAD)为59.653 3 dB,无杂散动态范围(SFDR)为74.864 6 dB.     

一种嵌入式10位2MS/s逐次逼近模数转换器

设计了一种10位2 MS/s嵌入式逐次逼近结构ADC。为提高ADC精度,其中DAC采用电压和电荷按比例缩放混合结构,比较器使用了输入失调校准和输出失调校准技术。采用TSMC0.18μm1P6M数字CMOS工艺进行流片验证,整个ADC核面积仅为0.9×0.6 mm2。测试结果表明,在2 MHz采样率、输入信号为180 kHz正弦信号情况下,该ADC模块具有8.51位的有效分辨率,最大微分非线性为-0.8~+0.7LSB,最大积分非线性为-1.7~+1.5 LSB,而整个模块的功耗仅为1.2 mW。     

一种ADC中采用的开关电容比较器的设计

文章介绍了一款模数转换器中采用高精度开关电容结构的比较器电路的设计。该电路采用3阶放大结构,具有低失调、低功耗、精度高、易于扩展等优点。文中详细介绍了开关电容比较器的基本工作原理,分析了电路误差的产生机理,在此基础上提出了为减小失调和误差、进一步改善电路性能而采取的抑制开关电容比较器电荷注入和时钟馈通效应提高精度的具体措施。电路设计基于中微晶圆0．6μm N-WELL DPDM CMOS工艺。并使用HSPICE软件进行仿真,整个电路通过流片验证,电路参数达到设计指标,满足使用要求。     

用于无采保流水线ADC的高速低功耗低失调动态比较器

A novel fully differential high speed high resolution low offset CMOS dynamic comparator has been implemented in the SMIC 0.18 μm process used for a sample-and-hold amplifier （SHA）-less pipelined analog-to-digital converters （ADC）. Based on the analysis and optimization between delay time and offset, an enhanced reset architecture with transmission gate was introduced to speed up the comparison and reset procedure. Four inputs with two cross coupled differential pairs, reconstituted bias circuit for tail current transistor and common centroid layouts make the comparator more robust against mismatch and process variations. The simulation results demonstrate that the proposed design achieves 1 mV sensitivity at 2.2 GHz sampling rate with a power consumption of 510 μW, while the mean offset voltage is equal to 10.244 mV.     

基于混合编码 DAC的低功耗 SAR ADC设计

设计了一种基于混合编码DAC的低功耗SAR ADC ．其分段电容DAC采用混合编码,减小了短时脉冲波形干扰的影响;为降低DAC寄生效应和电容阵列失配误差的影响,在DAC和比较器的版图设计中考虑了一些匹配技术．采用GF（Global Foundry）0．35μm CMOS工艺流片验证,该ADC在500 KSPS的速度下其INL在－0．6～0．4 LSB区间范围内,DNL在－0．2～0．7 LSB区间范围内,SNDR为54．13 dB ,有效位为8．7位．整个电路的功耗为537．9μW ．     

An 8 bit 1 MS/s SAR ADC with 7.72-ENOB

This paper presents a low power 8-bit 1 MS/s SAR ADC with 7.72-bit ENOB. Without an op-amp, an improved segmented capacitor DAC is proposed to reduce the capacitance and the chip area. A dynamic latch comparator with output offset voltage storage technology is used to improve the precision. Adding an extra positive feedback in the latch is to increase the speed. What is more, two pairs of CMOS switches are utilized to eliminate the kickback noise introduced by the latch. The proposed SAR ADC was fabricated in SMIC 0.18 μm CMOS technology. The measured results show that this design achieves an SFDR of 61.8 dB and an ENOB of 7.72 bits, and it consumes 67.5 μ W with the FOM of 312 fJ/conversion-step at 1 MS/s sample under 1.8 V power supply.     

一种用于生物医学信号的自适应SAR ADC

基于0.18 μm CMOS工艺,设计了一种用于生物医学信号的12位逐次逼近型模数转换器(SAR ADC)。数模转换器采用分段结构电容阵列,并加入1位冗余位。比较器采用互补输入对管构成的动态比较器,以减小噪声和功耗。栅压自举开关被用于采样保持电路,并增加了堆叠管和虚拟管。针对生物医学信号具有稀疏性的特点,通过延时上极板复位时间的方法检测两次采样电压差值,实现采样率自适应切换。仿真结果表明,在120 kS/s采样率、1 V电源电压的条件下,该SAR ADC的功耗仅为4.65 μW,无杂散动态范围为76.29 dB,优值为16.9 fJ/(conv·step),有效位数达11.16 bit。     

一款结合数字校正技术的流水线ADC设计

基于65 nm CMOS工艺、1.2 V供电电压,设计了一款结合偏移双通道技术的流水线模数转换器(analog-to-digital convertor,ADC)。芯片的测试结果表明,该校正方法有效地消除和补偿了电容失配、级间增益误差和放大器谐波失真对流水线ADC综合性能的制约。流水线ADC在125 MS/s采样率、3 MHz正弦波输入信号的情况下,信噪失真比(signal-and-noise distortionratio,SNDR)从校正前的28 dB提高到61 dB,无杂散动态范围(spurious-free dynamic range,SFDR)从校正前的37 dB提高到62 dB。ADC芯片的功耗为72 mW,面积为1.56 mm2。偏移双通道数字校正技术在计算机软件上实现,数字电路在65 nm CMOS工艺、125 MHz时钟下估计得出的功耗为12 mW,面积为0.21 mm2。