一种用于PWM的Rail-to-Rail比较器

本文介绍一种用于PWM的Rail-to-Rail连续型电压比较器,其输入级采用Rail-to-Rail结构,拓展了共模输入范围,输出采用电流比较器,提高了比较速度;并且从理论上分析了其组成及原理;最后通过电路仿真验证其性能,给出了仿真结果.     

适用于D类音频功放的PWM高速比较器设计

设计了一种应用于CMOS D类音频功率放大器的PWM高速比较器。输入级为Rail-to-Rail结构,中间级由锁存器和自偏置差分放大器组成,输出级为反相器结构。由于采用了锁存器和自偏置放大器结构,比较器可以在很短的时间内驱动大电容,满足后续电路对驱动能力的要求。基于CSMC 0.5μm CMOS工艺的BSIM3V3Spice模型,采用Hspice对PWM比较器进行仿真。结果表明,在典型模型下,比较器的电源抑制比为56dB,直流开环增益为45dB,输入共模范围(ICMR)为-0.19～4.93V,传输延时为15ns。     

高速CMOS预放大-锁存比较器设计

基于预放大-锁存理论，提出了一种带1级预放大器的高速CMOS锁存比较器电路拓扑结构；阐述了其传输延迟时间、回馈噪声和输入失调电压的改进方法。采用典型的0．35μm／3．3V硅CMOS工艺模型，通过Cadence进行模拟验证，得到其传输延迟时间380ps，失调电压6．8mV，回馈噪声对输入信号产生的毛刺峰峰值500μV，功耗612μw。该电路的失调电压和回馈噪声与带两级(或两级以上)CMOS预放大锁存比较器的指标相近，且明显优于锁存比较器。其功耗和传输延迟时间介于两种比较器之间．该电路可用于高速A／D转换器模块与IP核设计。     

一种应用于PWM D类音频功率放大器的CMOS Rail-to-Rail比较器

提出了一种应用于CMOS D类音频功率放大器的Rail-to-Rail PWM比较器,其输入级为Rail-to-Rail结构,输出级为AB类输出。基于CSMC 0.5μm CMOS工艺的BSIM3V3 Spice模型,采用Hspice对PWM比较器的特性进行了仿真,典型模型下的直流开环增益为50dB,电源抑制比为52dB,ICMR为0.04V~4.98V,传输时延为24.5ns,版图有效面积为210×75μm2。由于PWM比较器的良好性能参数,所以其不仅适用于D类音频功率放大器,也能应用于各类低频数据转换电路。     

一种新型高速电流比较器的研究与设计

针对传统电流比较器速度慢、精度低等问题,提出了一种新型CMOS电流比较器电路。采用CMOS工艺HSPICE模型参数,对该电流比较器的性能进行了仿真,结果表明当电源电压为3．3V,输入方波电流幅度为0．3μA时,电流比较器的延时为5．2ns,而其最小分辨率达0．1nA。该比较器结构简单、速度快、精度高,适合应用于高速高精度电流型集成电路。     

一种新型输入失调消除高速比较器

介绍了一种新型的高速BiCMOS比较锁存器，提出了一种先进的输入失调消除方法，完全实现了输入失调消除。对该比较器的电路结构、增益、带宽、输入失调消除原理和锁存时间常数进行了分析，并利用0．35μm BiCMOS工艺提供的器件模型进行了仿真。在500MHz时钟频率下，比较器精度达到了100μV；电源电压3．3V时，电流仅为0．3mA。该比较器已成功用于一种250 MSPS 8位A／D转换器中，得到了比较满意的效果；该器件还可用于12位以下的A／D转换器电路。     

一种高电源效率开关电流比较器

提出了一种基于Boonsobhak结构但电源效率更高的开关电流比较器。比较器采用主从式结构,工作模式由两相不交叠时钟控制。主比较器根据输入电流信号的极性产生微小电压差,同时将输出信号对输入信号的影响隔离开来。从比较器将主比较器产生的微小电压差进行再生放大,最终产生比较结果。提出的新比较器结构采用静态甲乙类锁存式比较器作为主比较器,以静态功耗为零的动态锁存式比较器为从比较器,使得整体比较器在保持较高速度的同时,功耗大为降低。采用CSMC0.6μmCMOS工艺设计并实现,实际测试结果显示开关电流比较器具有6.5bit分辨率,能在20MHz时钟频率下正常工作,而功耗降低了75%。     

应用于14bit SAR ADC的高精度比较器的设计

基于预防大锁存理论,设计了一款带有三级前置运算放大器和latch再生电路的高精度比较器.为了实现高精度,采用了输入失调储存(IOS)和输出失调储存(OOS)级联的消失调方法,有效降低了比较器的输入失调电压.传统的比较器动态失调测试方法非常耗时,为此采用新的带负反馈网络的动态失调测试电路,从而大大提高了比较器的设计和仿真效率.Hhnec CZ6H(0.35μm)工艺下,仿真表明,比较器能够分辨的最小信号为33.2μV,满足14 bit SAR ADC对比较器的性能要求.     

比较器的合理选择与应用

长期以来 ,比较器的应用一直受到运算放大器的冲击 ,直到目前随着比较器性能指标的不断改进 ,这一现状才得以改善 ,本文主要介绍新型比较器的性能及其典型应用。比较器的两路输入为模拟信号 ,输出则为二进制信号 ,当输入电压的差值增大或减小时 ,其输出保持恒定。因此 ,也可以将其当作一个１位模／数转换器 (ＡＤＣ)。运算放大器在不加负反馈时从原理上讲可以用作比较器 ,但由于运算放大器的开环增益非常高 ,它只能处理输入差分电压非常小的信号。而且 ,一般情况下 ,运算放大器的延迟时间较长 ,无法满足实际需求。比较器经过调节可以提供极…     

一种用于流水线结构ADC中改进速度/功耗比的CMOS动态比较器

提出了一种适用于高速、单级低分辨率流水线结构ADC的全差分动态比较器.由于采用了电流源耦合和差分对输入结构,比较器的翻转阈值电压可以设计为任意值.与传统的比较器相比,该比较器较好地兼顾了面积、功耗以及速度等方面,在这些方面有了较大的改进.该比较器在0.35μm CMOS工艺下完成流片,面积为30μm×70μm.仿真和测试结果表明,该比较器可以在2Vpp的输入信号和1GHz的时钟频率下工作,在3.3V的电源电压下,功耗仅为181μW.速度/功耗比达到了5524GS/J.     

SW3424电源电压监控保护电路的设计与应用

本文介绍并分析了一种电源电压监控保护电路的工作原理及应用。该保护电路采用了双通道输入／双通运输出。输入比较器有较宽的共模电压范围，有可编程磁滞输入和可编程输入／输出延时。输出采用了大电流驱动输出和显示输出。本文给出了其主要性能指标、典型应用连接图及需注意的问题。该电路可广泛用于航空、航天、雷达、通信及精密仪器等领域。     

具有带隙结构的迟滞比较器电路设计

基于LED驱动的微功耗DC—DC转换器,针对低压高稳定性的要求设计了一款具有带隙结构的迟滞比较器电路,它的最低输入电压为1．2V,其核心电路有带隙基准比较器、射极跟随器和迟滞比较器。整个电路采用Bipolar工艺设计,利用HSpice软件对所设计的电路进行了仿真与验证。结果表明,迟滞比较器的迟滞电压为8mV,翻转门限电压随输入电压和温度的变化均很小。     

低踢回噪声锁存比较器的分析与设计

设计了一种低踢回噪声锁存比较器，着重分析和优化了比较器的速度和失调电压。在0.35μm CMOS工艺条件下，采用Hspice对电路进行了模拟。结果表明，比较器的最高工作频率为200MHz，分辨率在6位以上，灵敏度为0．3mV；在2．5V电源电压下，功耗为70μW。     

一种高速高精度CMOS电流比较器

针对传统电流比较器速度慢,精度低等问题,提出了一种新型CMOS电流比较器电路。我们采用CMOS工艺HSPICE模型参数对该电流比较器的性能进行了仿真,结果表明当电源电压为3V,输入方波电流幅度为0．3uA时,电流比较器的延时为5．2ns,而其最小分辨率仅约为0．8nA。该比较器结构简单,速度快,精度高,适合应用于高速高精度电流型集成电路中。     

一种用于数字功放的低功耗宽输入电压比较器

设计了一种适用于数字功率放大器应用的全差分低功耗宽输入CMOS电压比较器.采用TSMC 0.18μm/3.3V CMOS工艺模型,用Cadence软件进行模拟仿真,比较器低频增益81.2dB,输入共模电压范围1.4~3.3V,整个电路的静态功耗仅248.6μW.运用该结构的比较器具有较低的失调电压,大幅度提高了比较器的精度;较宽的输入共模电压范围及低功耗,可用于数字功放等高性能模拟IP模块的设计.     

一种高速低失调比较器电路设计

本文分析了两级动态比较器的瞬态特性,设计了一种高速低失调的两级动态比较器电路。相比于传统的两级动态比较器,本设计只需要单相时钟信号,通过增加第一级动态预放大电路的有效增益,既降低了比较器的延迟时间,也减小了等效输入失调电压。本设计采用90nm CMOS工艺实现,所有的分析结果都通过了仿真验证。     

一种用于峰值电流模式的锁存比较器设计

设计了一种宽输入共模范围的比较器,用以处理高端电流检测中大共模信号的问题。通过采用预放大器和锁存器结构,优化了传输延时,提高了电路的分辨率及工作速度。基于0.5μm工艺,采用Cadence软件对电路进行仿真。结果表明,该电路可以处理轨到轨的共模输入电平,其最大可处理共模输入电平可跟随输入电压变化。当开关电源频率为1 MHz时,比较器电路的分辨率达到0.1 mV。     

一种电流模式多输入可控PWM比较器设计

提出了一种用于PWM(Pulse Width Modulation)控制器的比较器输出电路的设计,该电路基于电流模式控制,能够同时对三路输入信号进行比较输出并对输出信号进行锁存。为了在PWM控制电路启动的时候让输出脉冲占空比从小到大逐渐变化,比较器电路设计采用了一个反相输入端,两个同相输入端,其中一个同相输入端控制PWM比较器是否产生输出信号,从而可以降低开关频率,对PWM控制电路起到保护作用。仿真和测试结果显示该比较器能有效地控制PWM输出,并且占空比范围宽、延迟时间短。     

一种高精度动态CMOS比较器的设计与研制

比较器的设计对于A／D、D／A转换器的精度至关重要。为满足14位高分辨率A／D转换器的需要，设计了一种高精度动态CMOS比较器，采用二级差分比较和一级动态正反馈latch结构实现了高比较精度。预增益和Latch级的应用降低了功耗。设计中充分考虑了工艺离散性和使用环境温度与电源变化的影响，保证了成品率和电路在变化工作环境下性能指标的实现。仿真结果表明，设计的高速动态比较器LSB（Least Significant Bit）为±0．15mV，输入动态范围为VSS-VDD（VSS为地电压，VDD为电源电压），相应于14位比较精度。功耗6．28mW，工作频率3．6MHz。电路用0．6μm双层金属、双层多晶硅CMOS工艺实现。     

一种4Gb/s低压差分信号比较器的低抖动优化设计

基于低压差分信号比较器的结构,研究了影响比较器输出抖动的各种因素,并指出:根据差分信号的输入摆幅来优化电路有助于降低电路的输出抖动.基于0.13 μm CMOS工艺,优化设计了一种低抖动的低压差分信号比较器电路.仿真结果显示,该低压差分信号比较器电路能够转换传输速率高达4 Gb/s的信号,在输入信号差分摆幅确定的条件下,其额外引入的峰峰值抖动为2 ps.