高性能超低延迟BCH译码器电路结构设计

针对BCH译码算法纠错性能的局限性和译码算法中查找表规模较大的问题,以及处理器对可靠性和低译码延迟的设计需求,本文设计了BCH码和循环冗余校验码的级联纠错编码方案的数据结构。采用避免求逆的Berlekamp-Massey译码算法,结合有限域元素运算方法,优化了错误位置搜索过程,给出了面向超大规模集成电路的低延迟译码器结构。以实时计算元素系数的方式代替了查找表,缩减了电路的面积。采用65 nm工艺完成了译码器的超大规模集成电路设计,译码器具有随机9位的纠错能力,电路面积为436 333μm²,在200 MHz工作频率下译码延迟仅为2.795μs,译码器的数据吞吐率可以达到191 MB/s。在保持译码性能的同时,达到了低译码延迟、低功耗的设计需求。     

针对特定LDPC码的多子译码器并行组合译码方法

对于分组纠错码的译码,由多个子译码器构建的并行译码系统比单译码器系统有较大的性能提升,但是可实现并行译码处理的子译码器的构造却是一个挑战性难题.为此,该文提出一种针对特定LDPC码的适于BP译码算法运用的多子译码器并行组合译码方法.该方法针对基于本原多项式构造的一类LDPC码的译码尤其有效,其特点是:各个子译码器所依赖...     

一种改进的高速Reed-Solomon译码算法及其FPGA实现

对欧几里得译码算法做了进一步的改进．根据新算法在解关键方程模块中采用了新颖的迭代流水线结构以提高电路工怍速度、减小电路面积，设计了高速Reed—Solomon译码器．设计的流水线全并行有限域乘法器，有效解决了传统译码器的速度性能瓶颈．在新的译码器架构基础上，设计了译码器的门级电路，用Xilinx的VirtexⅡ XC2V1000进行了实现和仿真。获得了理想的成果．     

Turbo码编译码原理及其性能分析

讨论了Turbo码的编译码基本原理，对Turbo码的性能进行了分析；编码采用并行级联的循环系统卷积码，译码器则为迭代的串行级联译码器，进行随机交织，经过高斯白噪声信道传输；进行了计算机仿真，比较了对数的最大似然译码算法与软输出的Viterbi译码算法在不同信噪比条件下的比特误码率。     

基于并行预测控制的Turbo码译码结构

提出一种基于并行预测控制的Turbo码译码结构. 通过建立预测控制模块(PCA)来预测分量译码器第n+1次的译码外部信息值. 相比于传统的并行译码方案,基于PCA模块的PPC-Turbo结构可以降低译码算法的复杂度,并减少译码时延. 通过对单次外部信息值预测（6～9次）及复次外部信息值预测（6+8、7+9次）,对比了外部信息预测的变化趋势及不同帧长（1?024、512、256、128、64帧）情况下的译码时延,验证了译码时延的减少. 在帧长为1?024、信噪比为0～2?dB时,对译码器2第6～8次的外部信息进行了单次预测,比较了PPC-Turbo与Turbo的误比特率(BER)性能,结果表明,两者的BER非常接近,预测控制模块可以代替分量译码器的一次译码迭代.     

一种高吞吐率的系统Raptor码并行译码方法

在系统Raptor码译码中，针对高复杂度的高斯消元运算导致译码延时大、吞吐率低的问题，提出一种低延时高吞吐率的降维并行译码方案。该方案采用仅对少量丢包译码的低复杂度降维运算，替换对全部源数据包译码的高斯消元运算，降低译码延时；并针对降维译码采用全并行的硬件结构实现，提高译码吞吐率。依此方案，在Xilinx FPGA XC7K410T平台上实现系统Raptor译码器。测试结果表明，当网络丢包率在10-2以下时，译码数据吞吐率达到3.5 Gbps，是相同硬件下采用高斯消元译码实现的80倍以上。     

OFDM基带系统接收器中高性能Viterbi译码器的FPGA实现

提出了一种应用于OFDM基带系统的高速Viterbi译码器的新结构,该译码器采用全并行结构以提高速度,采用矢量差的1范数代替欧氏距离作为软判决译码距离以减小硬件开销,以一种改进的归一化管理高效的解决了PMU单元的数据溢出问题,采用一种分块循环回溯算法以减少延时,并用Verilog语言具体实现.实验表明在该译码器以较少的资源实现了较快的速度,完全满足IEEE802.11a的协议标准,具有较高的实用价值.     

基于FPGA的Golay码编译码器

短波信道中存在突发随机错误,为提高短波通信的可靠性,设计了一种基于FPGA的Golay码编译码器,用于纠正这种随机错误。编码器中编码工作由Golay码生成矩阵完成;译码器应用了一种基于Golay码奇偶校验矩阵的结构性质的快速译码算法完成译码和纠错。为充分利用Spartan-II芯片的硬件资源,编译码器采用了流水线方式与并行方式,并提高了系统时钟频率。该设计既有专用ASIC电路的快速性,又有DSP器件的灵活性。波形仿真结果表明了该Golay编译码器设计的正确性。     

低复杂度和低译码时延TPC迭代译码算法

现有的TPC串行迭代译码结构复杂度相对较高,译码时延较大,而低译码延时的Argon并行迭代译码结构则与串行结构相比有一定的性能损失。针对这些问题,本文提出了一种并行改进迭代译码结构。使用该改进并行迭代译码结构能够达到和串行结构相同的译码性能,并且译码时延降低为串行结构的一半。为了进一步降低译码复杂度和译码时延,在低可信度码元的搜索,候选码字欧氏距离的计算以及似然码字和竞争码字的搜索方面进一步作了优化。其中在欧氏距离的计算中采用格雷编码的测试图样,较大的减少了译码复杂度。最后完成了TPC译码并行改进结构的硬件实现,实测表明4次迭代的TPC译码器可以达到28Mbps的译码速度。     

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究Turbo码译码算法的基础上,提出一种高效实现log-MAP算法的硬件结构,基于此结构实现的用于宽带码分多址系统的Turbo码译码器具有较低的误码率和较小的译码延迟.     

一种新型删信删余RS码译码器

针对传统Reed-Solomon (RS)码译码器不适合IEEE802.16d系统的RS码的译码问题，提出了一种新的可变速率删信删余RS码译码器优化设计结构.在编码器中，采用系数对称的生成多项式，减少了迦罗华域(GF)乘法器的个数.在译码器中，采用改变修正的欧几里德算法（MEA）中的初始条件来求解关键方程，并在传统删信RS码译码器的基础上, 设计了新的删信删余RS码译码器结构.在现场可编程门阵列((FPGA)芯片上实现和验证了该设计结构，同时针对IEEE802.16d系统中六种不同码型的RS码，分析了在给定工作时钟的条件下可以达到的最大译码吞吐率.结果表明，该译码器结构可以达到至少30Mbps的译码吞吐率，能够满足IEEE802.16d系统的要求.     

超高频RFID标签命令头解析模块设计

该文针对超高频RFIDISO 18000-6C标准,分析了移位寄存器解析方案的冗余状态,提出了采用有限状态机优化超高频RFID标签命令头解析面积的方法。采用Verilog HDL,通过设置6组命令,进行了常用方案和新提出方案逻辑门数量的对比,从而反应出标签芯片电路面积的变化。实验结果表明,当指令数量在12 32条之间时,用有限状态机解析命令头的电路面积比用移位寄存器解析的面积小15%33%。     

一种数字视频解码器的设计与应用

讨论了数字视频解码器设计中的关键技术,并结合实际解码芯片提出了一种实现方案,该解码器与普通解码器相比,与后端的处理是完全异步的,具有很强的独立性,而且相当于进行了帧同步处理,所以该解码对图象信源质量有很强的适应能力,并在色度处理上有一定的优势。     

汽车解码器使用性能的研究

在汽车故障诊断中得到广泛应用的解码器,具有读取、提取、记录、显示储存在汽车电脑中的多种信息的功能.但是,解码器的上述性能将受到被诊对象、自身缺陷、测试数据、测试模式、故障类别、通讯方式、软件以及车型数据卡等方面因素的影响,有些因素限制了解码器的使用性能,有些因素扩展和延伸了解码器的使用性能.而只有对上述各种情况正确地理解和掌握,才可真正地在汽车故障诊断中准确地运用这一新型诊断工具.     

Turbo-DFH迭代译码算法

针对Turbo-DFH系统的特点,提出了修改的SOVA算法,用于迭代译码过程中子译码器软输出的计算。在AWGN信道下,对Turbo-DFH系统的性能进行了计算机仿真。仿真结果表明Turbo-DFH系统的误比特率性能比采用维特比检测算法的传统DFH系统有明显改善。     

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB—s2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC（LowDensityParityCheckCode）码译码器的硬件结构。利用校验矩阵周期特性,以16200bit码长和0．6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24004个逻辑单元,6437个寄存器和448594bit的RAM,吞吐率达到289Mbit／s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。     

TMS320C25实现的可变码率软半决Viterbi译码器

该文介绍一种用高速数字信号处理器TMS320C25实现的码率由R=1/2变为R=3/4的可变码率软判决Viterbi译码器,该译码器的码型选为约束长度K=7的标准(2,1,6)卷积码,其硬件很简单,系统成本低,信息译码速率达7kb/s;对其软件稍加修改,便可得到其它高码率的可变码率软判决Viterbi译码器。