一种基于FPGA的微波时钟恢复的设计与实现

在微波通信系统中,受天气情况的影响,发送端的时钟频率可能随时变化。在接收端如何进行时钟恢复是微波通信的难点。本文给出了一种基于FPGA的微波无线口时钟恢复的设计。该设计使用FPGA内的PLL和FIFO,实时调整时钟频率,保证接收端恢复时钟的频率与发送端无线口的发射时钟信号频率一致,且减少了PLL个数,避免了PLL失锁及其引发的复位重新锁定过程。     

蜂窝与宽带无线的直接变频接收机解决方案

德州仪器推出的CDCE937和CDCEL937均为基于PLL模块的、低成本、高性能的可编程时钟合成器.可以在一种频率输入下产生7种频率的时钟信号输出。每一个输出均可以进行系统内编程.从而使用三个独立的可配置PLL就可用于任何高达230MHz时钟频率的场合。该器件具有简单的频率同步,使零-PPM时钟生成成为可能。另外,这两种合成器还具有扩频时钟及片内EEPROM和通过SDA/SCL进行在线编程的特点。对于数字媒体系统、流媒体、GPS接收机、便携式媒体以及DSP/OMAP/DaVinciTM媒体处理器应用而言.     

数字前端功耗降低方法的仿真研究

数字前端是当前移动通信的研究热点,由于传送的信号是一种高频率,宽频带的动态信号,模拟前端信息处理方法不适合,且传统不均匀采样信号处理方法生成多个同频率不同相位的时钟信号,导致数字前端功率消耗较大.为了降低数字前端功率消耗,结合可编程逻辑器件(FPGA)的特有结构,设计了一种随机时钟产生模块,并利用所产生的随机时钟作为数字前端中模数转换器(ADC)的工作时钟频率,以产生不均匀采样ADC,从而有效地降低数字前端的功率消耗.仿真结果表明,所设计的FPGA模块能够产生随机性很好的时钟信号,且优于现有的设计方法,证明随机性越大的时钟信号能有效降低数字前端的功率消耗,为通信前端设计提供了依据.     

全数字化PET系统时间信号基准模块设计

为了满足为全数字化PET（正电子发射断层扫描仪）系统中前端电子学模块提供时间信号基准的时钟信号的要求,采用FPGA和AD9516-4芯片设计了一种时间信号基准模块。针对时间信号基准的要求,提出了通过参考基准频率由锁相环产生高频信号,同时利用分频器实现了对高频时钟信号的分频,并用LVDS（低电压差分信号）模式对生成的多路时钟信号进行输出,从而获得了多路频率、相位、幅值均相同的同步时钟信号的方法。相比于其他方法实现的时钟分配模块,本方法具有高精确度,低功耗和高稳定性的特点。该模块已经在全数字化PET系统中使用,验证了该模块具有高精确度和高稳定性的特点。     

一种快速锁定锁相环的方案设计

提出了一种锁相环快速锁定的方案,在传统锁相环基础上,额外设置辅助充电模块,此模块可实现在输入参考时钟与反馈时钟频率差距较大时,提供大电流对滤波器中的电容充电,在临近锁定状态时退出快速锁定模式切断充电通路,因此极大地缩短了的锁定时间,并基于电路仿真验证了方案的可行性与稳定性。     

RFID产品选择与推荐——芯片

芯片的结构和特点RFID系统的核心之一是电子标签,而芯片做为电子标签记录信息的载体无疑对电子标签的构成起着至关重要的作用。芯片在RFID的产品链中占据着举足轻重的位置,其成本占到整个标签的三分之一左右。标签芯片的基本结构一般都包含射频前端、模拟前端、数字基带和存储器单元等模块。其中,射频前端模块主要用于对射频信号进行整流和反射调制;模拟前端模块主要用于产生芯片内所需的基准电源和系统时钟进行上电复位,数字基带模块主要用于对数字信号进行编码解码以及进行防碰撞协议的处理,存储器单元模块用于信息存储。用于电子标签…     

DDS在卫星定时基准源中的应用

本文介绍了直接数字频率合成器(DDS)的原理及其特性,以及在卫星定时基准源中的应用.实例表明利用DDS技术使卫星定时基准源满足通讯基准站时钟频率精确要求.DDS技术在时钟频率供给和卫星定位方面取得了高效和不错的成果.     

专家释疑

krjeijrie我是一位超级发烧友,最近听说Intel最新发布的i915/925芯片组有超频限制,请问这是真的吗?的确,Intel最新发布i915/925芯片组,是有超频限制。在正常的情况下,时钟发生器PLL在系统初始化的时候就会锁定存储在BIOS中的系统频率,但它并没有锁定其内部限制频率,Intel技术性地将PLL与北桥芯片初始化信号关联起来,当CPU频     

新品快报

1.8V可编程VCXO 3-PLL时钟合成器德州仪器推出的CDCE937和CDCEL937均为基于PLL模块的、低成本、高性能的可编程时钟合成器.可以在一种频率输入下产生7种频率的时钟信号输出。每一个输出均可以进行系统内编程.从而使用三个独立的可配置PLL就可用于任何高达230MHz时钟频率的场合。该器件具有简单的频率同步,使零-PPM时钟生成成为可能。另外,这两种合成器还具有扩频时钟及片内EEPROM和通过SDA/SCL进行在线编程的特点。对于数字媒体系统、流媒体、GPS接收机、便携式媒体以及DSP/OMAP/DaVinciTM媒体处理器应用而言.这两种产品都是颇具吸引力的选择。可编程时钟发生器系列产品有:CDCE913/CDCEL913(1-PLL,3输出)、CDCE925/CDCEL925(2-PLL,5输出)、CDCE937/CDCEL937(3-PLL,7输出)、CDCE949/CDCEL949(4-PLL,9输出)。     

一种调节供电进行温度补偿的高精度时钟电路

基于0.18μm CMOS标准工艺,实现了一种调节供电电压对温度进行补偿的高精度时钟电路,且有效避免了温度变化及供电波动对振荡频率的影响。相较于同种类型电路,该结构无需带隙基准源及运算放大器,在优化性能的同时,极大程度地缩减了芯片面积及电路复杂度。经仿真验证,当温度变化为-40℃～85℃时,时钟偏差小于1%,可以稳定输出频率为2 MHz的时钟信号;当供电由1.6 V波动至2.0 V时,时钟振荡频率波动仅为28 Hz。     

超声波传感器深度增益补偿电路设计

为了补偿超声探伤信号在动车组转向架中的传播损耗,利用超声波传感器,根据深度增益补偿的基本原理和微弱信号在不同深度处的衰减规律,设计了基于现场可编程门阵列(FPGA)的数字可控制式的增益放大补偿方法和电路。由XC6SLX16型FPGA的PLL模块产生精确的时钟控制信号,并输出数字量到DA芯片产生补偿电压曲线控制AD8330的放大增益倍数,再使深度补偿增益后的回波模拟信号进入LTC2249芯片内转换成数字信号,以便为下级数字信号再处理使用。实验结果表明:在超声波探伤仪系统的电路输入端加入频率为5 MHz、峰峰值为2 mV的正弦波激励后,通过改变步进值为5 dB的3种不同增益的大小,可以实现不同的放大增益,使衰减得到补偿。     

一款面向高性能SOC应用的高精度全数字锁相环设计

锁相环（PLL）是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。     

用于高精度图像传感器的锁相环

为了提高图像传感器的探测精度,给像素中的传输管提供高精度时钟信号,设计了一款可编程式电荷泵锁相环(Phase-Locked Loop,PLL)模块。该模块使用分频器以输出可调控频率的时钟,增加了复用性;在电荷泵中加入单位增益放大器以消除毛刺,增大了锁相环精度;同时给出了针对整个模块的相位噪声分析。仿真结果表明,当输出200 MHz时钟时,信号的时钟抖动为28 ps,电路工作在1.5 V电压下的功耗<2 mW。该模块已用于一款高精度图像传感器中,在0.11μm CMOS工艺下进行了流片,测试结果表明其可以实现50 MHz到200 MHz的高精度时钟输出,满足了芯片对于时钟的需求。     

1.5Gbps高速串行数据恢复电路的标准单元实现

在高速串行接口芯片的设计中,高速串行数据恢复电路是设计中的一个难点,由于其高达千兆的传输频率,大多采用模拟电路方式实现·然而同数字电路相比,模拟电路在噪声影响、面积、功耗、工艺敏感度和可测性方面都存在较大的劣势·提出了一个应用于SATA1·0中1·5Gbps高速串行接口的高速串行数据恢复电路,它没有用PLL或DLL等模拟电路的方法,它采用完全数字电路的设计,并用标准单元实现·与用模拟电路实现的串行数据恢复电路相比,此电路设计更加简单易实现,数据恢复快速,而且面积小功耗低·电路被应用在PATA/SATA桥接芯片的设计中,并在标准0·18CMOS工艺下投片生产·     

一种基于DSP和采样ADC的数字锁定放大器

探讨了用ＤＳＰ（数字信号处理器）和采样ＡＤＣ（模数转换器）实现数字锁定放大器的一种方法。在整数个周期内对被测信号进行采样得到信号序列,由数字运算得到参考序列,通过计算信号序列和参考序列的互相关函数就可实现数字相敏检测。文中还对数字相敏检测的频率的频率特性进行了分析。最后,给出了实际设计的数字锁定放大器,它的工作频率范围是１０Ｈｚ～３０ｋＨｚ,实验结果表明,可以用它来测量低信噪比的信号。     

0.001 3 mm2自动频率校正算法电路的设计及应用

在高速串行接口PCIE2.0的设计中,为了保证数据传输的正确性,数据串行传输的工作时钟需要在很短的时间内完成锁定。为了减小锁相环的锁定时间,提高时钟稳定性,在传统的顺序搜索自动频率校正算法电路的基础上,提出了一种新的二进制搜索算法校正电路,并且应用于5 GHz的锁相环中,最大校正时间为22.5 μs。锁相环在SMIC 55 nm CMOS工艺下流片,SS工艺角下,AFC电路的面积为0.001 3 mm2。经测试,锁相环能够快速锁定,性能良好。     

一种基于虚拟仪器技术的双锁相放大器的设计

锁相放大器是微弱信号检测的最有效手段,针对现有模拟锁相放大器和数字锁相放大器存在的问题,利用虚拟仪器技术和锁相放大器的基本原理,基于NI公司的LabVIEW软件及DAQ板卡对数字锁相放大器进行设计.设计中采用双锁相技术,通过在紫外辐射测试中的测试结果表明此锁相放大器具有更好的性能,可以精确地提取被噪声湮没的信号,可获得...     

基于时钟同步技术在数据采集系统中的应用

介绍了一种系统时钟信号同步设计。为了提高系统时钟同步技术以及系统的可靠性,以现场可编程阵列（FPGA）代替传统的处理器为控制核心,采用锁相环（PLL）和Verilog硬件描述语言进行设计,达到复位实现时钟同步目的。实践证明,该设计运行稳定,可靠性强,适合在高速工作时钟下工作。     

32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

Design and simulation of a standing wave oscillator based PLL

A standing wave oscillator (SWO) is a perfect clock source which can be used to produce a high frequency clock signal with a low skew and high reliability. However, it is difficult to tune the SWO in a wide range of frequencies. We introduce a frequency tunable SWO which uses an inversion mode metal-oxide-semiconductor (IMOS) field-effect transistor as a varactor, and give the simulation results of the frequency tuning range and power dissipation. Based on the frequency tunable SWO, a new phase locked loop (PLL) architecture is presented. This PLL can be used not only as a clock source, but also as a clock distribution network to provide high quality clock signals. The PLL achieves an approximately 50% frequency tuning range when designed in Global Foundry 65 nm 1P9M complementary metal-oxide-semiconductor (CMOS) technology, and can be used directly in a high performance multi-core microprocessor.