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1.
为便于数字信号处理器(DSP)的性能评测、优化和多核架构的探索,提出一种周期精度模拟器建模方法。分析机器描述语言LISA的特点及其在处理器建模上存在的问题,结合MIPS简单五级流水线的结构实现一种通用性强、可扩展、易重构的高效建模方法,基于该建模方法对一款高性能DSP华睿2号(HR-2)进行实例化,通过数字信号处理典型应用程序和基准测试程序验证该方法的正确性和可行性。 相似文献
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为了便于数字信号处理器(DSP)的架构探索,提出了一种全新的基于Gem5模拟器Atomic模型,为顺序多发射、多级执行的DSP进行周期精度高效建模的通用方法。通过修改Atomic现有的三级流水线,添加一级新的流水线,达到了在Gem5中为DSP进行周期精度仿真的目的;通过硬件表格类的设计,改变Gem5指令集与处理器的耦合,达到了在Gem5中为DSP进行快速高效建模的目的。运行基准测试程序Dhrystone2的结果表明,该建模方法得到的周期信息与RTL硬件代码的仿真结果相同。而对代码的统计表明,该建模方法能提高代码的复用率和可维护性,使建模能快速响应设计,缩短DSP设计迭代周期。 相似文献
3.
HR 1(华睿1号)是核高基重大专项中面向雷达应用的一款高性能DSP.为了方便HR 1的后续开发验证,需要一款相应的软件模拟器进行支持.在一款周期精度的模拟器———gem5的基础上,设计并实现了HR 1模拟器.实验结果表明该模拟器对HR 1的开发验证具有指导意义. 相似文献
4.
针对嵌入式和移动设备对处理器高性能低功耗日趋强烈的要求,提出一种基于MIPS指令集的顺序超标量和超长指令字混合架构处理器设计方案,便于以同构多核架构代替目前业界普遍采用的CPU与DSP异构结构,降低功耗面积,同时以VLIW模式获得较好的DSP性能。在PD（Processor Designer）平台下以LISA语言建立处理器的周期精度软件模拟器,通用性能和DSP性能分别由dhrystone、coremark基准测试程序及EEMBC的telecom测试程序进行验证。测试结果表明该设计以较低的硬件开销通过混合架构获得较高的数字信号处理性能,在高性能低功耗的处理器应用场景中拥有良好的适用性。 相似文献
5.
为了以最小代价开发出超长指令字(VLIW)数字信号处理器(DSP)的指令级精度的模拟器,缩短开发周期,提出了一种基于开源模拟器(gem5)的开发方法.对gem5模拟器和VLIW DSP的指令执行流程分别进行分析,指出指令在gem5模拟器上以纯32位指令环境顺序执行和指令在VLIW DSP上以16/32位混合指令环境并行执行之间的矛盾是开发的难点.在gem5的顺序执行模型的基础上,通过加入并行的判决、执行机制和16/32位混合指令的取指机制建立了VLIWDSP的模型,并具体实现了一款VLIW DSP的模拟器.通过一组针对每条指令的测试程序和一组DSP典型应用程序验证了该方法的正确性和可行性. 相似文献
6.
一些数字信号处理程序存在强数据相关性,在将这些数字信号处理程序划分到多核DSP上时,需要开发细粒度并行性,而细粒度并行性的开发需要快速的核间通信机制支持。本文提出了一种新的面向多核DSP的快速核间通信机制:标记式共享寄存器文件TSRF,TSRF由所有的DSP核共享,寄存器文件中的每个寄存器同一个有效标记位关联,该标记位提供了核间通信同步支持。本文构建了集成TSRF机制的多核DSP原型的周期精确模拟器,该多核DSP原型包含的处理器核数目为4个。通过详细模拟,我们使用数据相关性较强的数字信号处理算法:IIR滤波和ADPCM编解码,对TSRF机制的性能进行了测试,与单核DSP相比,TSDB机制性能提升分别为1.8、1.2和1.9左右。 相似文献
7.
日前,德州仪器(TI)宣布推出一款基于TI多核数字信号处理器(DSP)的新型片上系统(SoC)架构,该架构在业界性能最高的CPU中同时集成了定点和浮点功能,可为厂商加速无线基站、媒体网关以及视频基础架构设备等基础局端产品的开发提供通用平台. 相似文献
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