一种用于降低电容失配误差的电容选择配对技术

对于开关电容模数转换器来说,电容失配是一种主要的非线性误差源.为了减少电容失配误差,本文提出了一种差分电容选择配对技术.该技术基于差分级电路的增益误差正比于差分采样电容和与差分反馈电容和之间的相对误差的原理,通过电容比较和电容交换等电路技术,对电路中的工作电容进行选择配对来减小增益误差.概率分析和Monte Carlo仿真表明,该技术可将模数转换器的线性指标提高0.6-bit以上.与其他电容失配校准技术相比,该技术具有校准电路简单、不影响模数转换速度、对工作环境变化不敏感等特点.     

一种用于流水线模数转换器的电容失配校准方法

对于流水线模数转换器(ADC),电容失配是一种主要的非线性误差源. 为了减小电容失配误差,提出了一种电容失配校准的方法. 该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项. 基于所提出的方法,设计了一种0.6μm CMOS,13b, 2MS/s的流水线ADC实验芯片. 对所设计的实验芯片进行测试,得到了0.5LSB的DNL和2.5LSB的INL,并且当以614kHz的采样率对19.2kHz的输入进行转换时,得到了71.2dB的SFDR和64.1dB的SNDR,当以2MHz的采样率对125kHz的输入进行转换时,得到了70.6dB的SFDR和62.22dB的SNDR. 以上结果表明,ADC得到了超出电容匹配精度的线性度,证明了所采用的电容失配校准方法的有效性.     

一种用于流水线模数转换器的电容失配校准方法

对于流水线模数转换器(ADC),电容失配是一种主要的非线性误差源.为了减小电容失配误差,提出了一种电容失配校准的方法.该方法通过一种电荷相加、电容交换和电荷反转移的电路技术,可将电容失配误差减小至其2次项.基于所提出的方法,设计了一种0.6μm CMOS,13b,2MS/s的流水线ADC实验芯片.对所设计的实验芯片进行测试,得到了0.5LSB的DNL和2.5LSB的INL,并且当以614kHz的采样率对19.2kHz的输入进行转换时,得到了71.2dB的SFDR和64.1dB的SNDR,当以2MHz的采样率对125kHz的输入进行转换时,得到了70.6dB的SFDR和62.22dB的SNDR以上结果表明,ADC得到了超出电容匹配精度的线性度,证明了所采用的电容失配校准方法的有效性.     

一种用于16位流水线ADC的多比特子DAC电容失配校准方法

多比特子DAC的电容失配误差在流水线AIX:输出中引入非线性误差,不仅严重降低AEK、转换精腰.而且通常的校准技术无法对非线性误差进行校准.针对这种情况,本文提出了一种用于16位流水线ADC的多比特子DAC电容失配校准方法.该设计误差提取方案在流片后测试得到电容失配误差.进而计算不同输入情况下电容失配导致的MDAC输出误差,根据后级的误差补偿电路将误差转换为卡乏准码并存储在芯片中,对电容失配导致的流水级输出误差进行校准.仿真结果表明.卡《准后信噪失真比SINAD为93.34 dB.无杂散动态范围SFDR为117.86 dB,有效精度EN()B从12.63 bit提高到15.26 bit.     

基于数字自校准的14位SAR ADC的设计

为了降低电容型模数转换器（ADC）中的电容失配带来的非线性影响,提出了一种基于复用低位电容自校准的逐次逼近型（SAR）ADC电路结构,利用低位电容转化高位电容失配引起的误差电压,实现高位电容失配校准。在55 nm CMOS工艺下实现了该ADC结构。该结构ADC工作过程为失调误差提取与正常转换两阶段,失调误差提取阶段中利用低位电容将高位电容失配产生的误差电压转换为误差码并存储,将误差码与正常转化数字码求和得到最终的数字输出,实现电容失配自校准。为了提高ADC采样速率,该结构通过分段结构将电容阵列分为三段降低了单位电容数量。仿真结果表明,在1.2V电源电压,80 MSPS采样速率下,引入电容失配后电路功耗为3.72 m W,有效位数为13.45 bit,信噪失真比（SNDR）为82.75 dB,相比未校准分别提高4.41 bit,26.58 dB。     

电容误差平均技术在流水线ADC中的应用

随着流水线ADC精度的不断提高,其转换器性能受到各种电路非线性的严重影响.电容失配是引起非线性的一种主要因素.实践表明,电容误差平均技术是消除失配误差的一种有效途径.介绍几种重要的电容误差平均方法的原理和工作方式,并指出各自存在的优缺点.最后对误差校准技术的发展趋势进行分析与展望.     

基于16位SAR模数转换器的误差校准方法

为了实现较高精度(16位及更高)的逐次逼近(SAR)ADC,提出了一种误差自动校准技术。考虑到芯片面积、功耗和精度的折中,采用了电荷再分配分段电容DAC结构,并采用准差分输入方式提高ADC的信噪比。为了消除电容失配引入的误差,提出了一种误差自动校准算法,利用误差校准DAC阵列对电容失配误差进行量化并存储在RAM中,在AD转换过程中实现误差消除。     

用于微电容检测的C/V电路设计与研究

结合电荷放大原理,通过设计高性能的运算放大器,较好地完成了杂散电容的屏蔽,实现了高可靠性的微电容检测。采用CSMC0.5μmCMOS工艺,用Cadence Spectre对其进行仿真验证,能精确检测出aF量级的微电容。结合考虑不可避免的工艺误差,对差分标称电容的失配进行分析与校准。结果表明:失配仅带来固定的失调,不会对C/V电路的灵敏度造成显著的影响。     

采样信号全摆幅的失配不敏感开关电容二倍放大器

本文提出了一种对电容失配不敏感的开关电容二倍放大器。此结构在放大阶段通过交叉串联两组每组两个电容实现放大功能,并且允许采样信号共模值达到全摆幅。此电路采用电荷补偿技术减小了寄生电容对增益精度的影响。仿真结果显示当采样信号共模值在全摆幅内摆动时,增益误差变化不超过0.03%。当电容失配从0增加到0.2%,增益误差恶化了0.00015%。在所有的仿真中运放的开环增益为69dB。     

基于流水线ADC的MDAC电容失配校准研究

针对MDAC中采样电容失配会降低ADC输出非线性性能的问题,提出了一种流水线ADC的前台数字校准技术。该前台数字校准技术利用ADC输出积分非线性的相对偏差提取误差,利用简单的多路选择运算单元进行误差补偿。在此基础上,采用Verilog HDL实现了RTL级描述并成功流片。仿真和测试结果表明,该校准算法能够提升ADC输出性能。     

一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

高精度积分型电荷平衡式模数转换器

文中提出了一个高精度积分型电荷平衡式模数转换器,它主要由开关电容积分器、比较器、计数器以及控制逻辑单元组成,主要应用于环境光传感器中。传统的双积分型模数转换器不能减小人工光源闪烁噪声的影响,且转换速度有限。新型转换器采用积分型电荷平衡式模数转换器结构,通过控制不同情况下积分器接入电路的电流的大小来改变模数转换器的量程,以此来提高整体电路的仿真速度和精度。Spectre仿真实验表明,电荷平衡式模数转换器的仿真精度可以达到16 bit,总体误差小于0.5%,仿真速度较传统结构有所提高。     

基于分段电容阵列的改进型逐次逼近型ADC

为缩短高速模数转换器(ADC)中高位(MSB)电容建立时间以及减小功耗,提出了一种基于分段式电容阵列的改进型逐次逼近型(SAR)ADC结构,通过翻转小电容阵列代替翻转大电容阵列以产生高位数字码,并利用180 nm CMOS工艺实现和验证了此ADC结构。该结构一方面可以缩短产生高位数码字过程中的转换时间,提高量化速度;另一方面其可以延长大电容的稳定时间,减小参考电压的负载。通过缩小比较器输入对管的面积以减小寄生电容带来的误差,提升高位数字码的准确度。同时,利用一次性校准技术减小比较器的失配电压。最终,采用180 nm CMOS工艺实现该10 bit SAR ADC,以验证该改进型结构。结果表明,在1.8 V电源电压、780μW功耗、有电路噪声和电容失配情况下,该改进型SAR ADC得到了58.0 dB的信噪失真比(SNDR)。     

A cyclic A/D converter that does not require ratio-matchedcomponents

The circuit configuration of a cyclic analog-to-digital (A/D) converter using switched-capacitor techniques is described. The analog portion of the circuit consists of two operational amplifiers, four capacitors, and ten switches regardless of the number of bits per sample converted, and completes an n-bit conversion in 3n clock cycles. The conversion characteristics are inherently insensitive both to capacitor ratio and to amplifier offset voltage. The circuit, therefore, can be realized in a small die area. The effects of finite amplifier gain and switch charge injection on the conversion accuracy are discussed. A prototype chip has been fabricated in a 2-μm CMOS technology operating on a single 5-V supply. When it is operated as an 8-bit converter at a sampling rate of 8 kHz, the maximum conversion error is 0.2 LSB (least-significant bit) for differential nonlinearity and 0.5 LSB for integral nonlinearity. The die area measures 0.79 mm²     

Performance enhancement techniques for cyclic A/D converters

Performance enhancement techniques are described for cyclic analog-to-digital converters. Based on the concept of charge redistribution, a ratio-independent conversion algorithm which performs as a bit conversion in two steps is developed. Furthermore, by utilizing an extra operational amplifier circuit and adding an extra step per bit conversion, the error due to the finite operational amplifier gain can also be reduced significantly. The two algorithms have been analyzed and verified through SPICE Simulations. Implementation of these algorithms can be achieved through the use of switched capacitor circuits.     

A current-mode bit-block circuit applicable to low-voltage, low-power pipeline video-speed A/D converters

This paper describes a study to determine if a current-mode circuit is useful as an analog circuit technique for realizing submicron mixed analog-and-digital MOS LSIs. To examine this, we designed and circuit simulated a new current-mode ADC bit-block for a 3 V, 10-bit level, 20 MHz ADC with a pipeline architecture and with full current-mode approach. A new precision current-mode sample-and-hold circuit which enables operation of a bit block at a clock speed of 20 MHz was developed. Current mismatches caused by the poor output impedance of a device were also decreased by adopting a cascode configuration throughout the design. Operation with a 3 V power supply and a 20 MHz clock speed in a 3-bit A/D configuration was verified through circuit simulation using standard CMOS 0.6 m device parameters. Gain error, mismatch of current, and linearity of the bit block with changing threshold voltage of a device were carefully examined. The bit block has a gain error of 0.2% (10-bit level), a linearity error of less than 0.1% (more than 10-bit level), and a current mismatch of DAC current sources in a bit cell of 0.2 to 0.4% (more than 8-bit level) with a 3 V power supply and 20 MHz clock speed. An 8-to 9-bit video-speed pipeline ADC can be realized without calibration. This confirms that the current-mode approach is effective.     

A 12-b 600 ks/s digitally self-calibrated pipelined algorithmic ADC

This paper discusses fully digital error correction and self-calibration which correct errors due to capacitor mismatch, charge injection, and comparator offsets in algorithmic A/D converters. The calibration is performed without any additional analog circuitry, and the conversion does not need extra clock cycles. This technique can be applied to algorithmic converter configurations including pipelined, cyclic, or pipelined cyclic configurations. To demonstrate the concept, an experimental 2-stage pipelined cyclic A/D converter is implemented in a standard 1.6-μm CMOS process. The ADC operates at 600 ks/s using 45 mW of power at ±2.5 V supplies. The active die area excluding the external logic circuit is 1 mm². Maximum DNL of ±0.6 LSB and INL of ±1 LSB at a 12-b resolution have been achieved