利用SSE2指令构造随机数生成器

异或移位随机数生成器是Marsaglia于2002年提出的周期为2k-1且适合32位CPU快速实现的随机数生成器,其中k为32,64,96,128等。近几年,通用CPU技术有了较大进展,例如单指令多数据技术和多级流水线等。文章利用第2代单指令多数据流扩展指令设计了一类基于128比特面向软件实现的随机数生成器。这类新的生成器与异或移位随机数生成器类似,但是它可以充分利用CPU的新特性。其反馈逻辑更适合流水线处理,速度较不使用SSE2指令约有2倍的提高,同时其输出序列的随机性与异或移位随机数生成器类似。     

T函数生成的非线性伪随机序列的自相关性

针对以单圈T函数代替线性移位寄存器设计流密码的可行性,对单圈T 函数的分量函数所生成序列(第k位序列)的移位自相关性进行了研究. 在移位量取第k位序列周期与2的负指数幂之积的条件下, 根据单圈T函数的性质,结合自相关函数的周期特征, 计算了对应的自相关函数的上界和下界. 由该上下界分析知,当移位量较小时,自相关函数的取值较大,表明T函数不适合直接用作密码函数生成伪随机序列.     

8位RISC MCU Core设计

本文介绍基于RISC体系结构的微控制器IP核－－RJSCMCU Core的设计与实现。主要包括指令集分析、指令译码与控制器的设计。RISCMCU Core规则的指令格式缩减了译码单元规模;优化设计的时序控制逻辑,使取指部件与执行剖件同时工作,实现了二级流水线,达到单周期单指令（程序转移指令例外）的执行速度。RISCMCU Core用可综合的Verilog HDL描述,按设计流程进行各级仿真验证,最后在Verilog XL上完成系统级指令测试。     

高性能嵌入式CPU特殊指令单元的设计与实现

为了增强嵌入式CPU处理复杂运算的能力,加入特殊指令--乘积累加指令MAC和置换指令PERM.MAC用于提高CPU执行数字信号处理运算的效率,PERM用于增强加密、解密的运算性能.在集成电路设计过程中,运用了硬件资源共享、完全流水线、时钟控制等技术,使得整个运算单元在不增加过多芯片面积的条件下达到高性能、低功耗的设计指标.采用这种设计,在进行信息安全、多媒体处理时可以大大提高CPU的运算效率.     

基于SystemC的ISS与软件调试器集成方法分析

讨论了在SystemC环境下进行SoC的系统级建模过程中处理器模型与调试器的集成方法。分析了两者之间的通信连接方法以及如何保证调试器对模型运行的正确控制以实现周期精确的要求。所提出的通信连接方法都是以调试器与系统模型为两个独立的操作系统进程为前提的,这符合大多数仿真环境的要求。对系统模型与调试器接口部分的结构进行了分析,针对指令流水线造成的单指令运行与时钟周期的同步问题提出了相应的解决方案。     

关于Fq上的k阶拟广义Bent函数

文章给出了一般有限域上k阶拟广义Bent函数的定义,研究了它的一些基本性质,并考虑了它和素域上向量函数的关系。证明了k阶拟广义Bent函数的一个判别条件,同时给出了有限域上n元k阶拟广义Bent函数的典型构造。结果表明对于一般有限域上k阶拟广义Bent函数的研究可以转化为素域上对应的向量函数的研究,从而为有限域上k阶拟广义Bent函数的存在性、构造等问题提供了新的思路和方法。     

一种SOC微处理器IP核的优化设计

该文提出了多种改善微处理器设计的优化方法.在系统结构上,采用四级流水结构,改善了微处理器的执行效率;为了解决数据相关问题,采用了bypass技术,并进一步提高了流水线的效率.在CPU结构上,采用纯组合逻辑电路和改进的ALU算法,来提高处理器的速度.最后,对该CPU核完成了仿真和综合,并在FPGA上成功地实现.实验结果表明设计的SOC处理器在指令上与通用的PIC16C57的处理器兼容,而执行效率为其4倍,系统时钟可达到40MHz以上.     

KM1M2生成器输出序列的特性分析

文章从代数角度讨论了KM1M2生成器输出序列的密码学特性，得到了其输出序列具有较长的周期，较高的线性复杂度，尖锐的自相关特性和弱的互相关特性，并具有相关免疫性等结果。     

基于Petri Nets 的ASIP 流水线研究

探讨了将CPU中流水线用PetriNets模型进行描述设计的一种方法，为了分析验证PetriNets流水线模型描 述的正确与否，搭建了一个用verilog语言实现的模型CPU运行环境，该CPU的CU单元用PetriNets描述，对其做了仿 真验证，对这项研究的可行性进行了验证，为以后进一步研究提出了一个可行的指导思想。     

基于VLIW体系结构的DSP寄存器堆的设计

在研究了基于VLIW体系结构DSP的特点基础上,通过对寄存器堆的组织结构、组成单元、功能实现等方面的分析,提出了该结构寄存器堆的设计方案。该方案实现了多组数据的正确并行读写操作,满足了VLIW体系结构的CPU对多数据流处理的要求。该方案针对VLIW体系结构采用流水线操作、条件执行的特点,通过对写入数据分别采用写控制信号的方法,实现流水线阻塞和指令的条件执行。由于VLIW体系结构具有很多共性,该方案可以根据具体的硬件进行修改,具有很好的可移植性。     

单周期8位微控制器的时序及流水线设计

分析传统8051微控制器的时序设计可以发现,在12个时钟周期的机器周期架构中存在着巨大的浪费,多数指令被强制去执行哑周期。利用并行技术及流水线技术设计了一个全新的单周期8位微控制器,并详细设计了单周期实现时序及两级流水线技术,最后与传统8位微控制器进行了计算性能对比,可以看出其执行速度比标准8051平均提高10倍左右。     

应对密钥攻击的低成本RFID改进安全协议

针对低成本RFID协议中攻击者仅需要对截获信息进行特定的异或运算,并采用穷举运算即可分析出标签密码信息的漏洞,提出了一种应对密钥攻击的改进型安全协议.在发送端将协议中标签的随机数与标签识别码的随机函数值进行异或运算来加密传输,以免被攻击者窃取,在服务器端通过相关反运算,与服务器保存的标签EPC随机函数值进行异或运算,获取本次通信的随机数,并与服务器密钥进行数值运算,判断认证是否成功.结果表明:该协议切实可行,同时能抵御窃听、重放、跟踪、阻断、模拟等多种攻击,并且该协议对存储空间和计算能力等方面的要求更低,适合低成本标签使用.     

单周期8位微控制器的时序及流水线设计

分析传统8051微控制器的时序设计可以发现,在12个时钟周期的机器周期架构中存在着巨大的浪费,多数指令被强制去执行哑周期.利用并行技术及流水线技术设计了一个全新的单周期8位微控制器,并详细设计了单周期实现时序及两级流水线技术,最后与传统8位微控制器进行了计算性能对比,可以看出其执行速度比标准8051平均提高10倍左右.     

基于LabVIEW的流水线产品外观检测技术研究

对流水线产品外观检测的硬件电路设计和基于LabVIEW的图像处理技术进行了研究,提出了完整的产品外观检测技术解决方案。采用光电传感器控制检测流水线产品的图像采集时机,利用80C52单片机控制图像采集指令,结合图形化开发环境LabVIEW和图像处理工具包IMAQ完成产品的图像采集、模版学习和图像模式匹配等,最终实现产品外观检测。实验表明,该方法能够有效完成流水线产品的外观检测任务。     

基于右移k ary消减的递归最大公因子算法

对于输入B和C,利用Sorenson的右移k ary消减（right shift k ary reduction）思想提出一种算法用于寻找整数x和y,使得x和y满足Bx－Cy在二进制表示下低比特位部分为0,利用该算法能够大规模降低循环次数,再结合模算法,提出递归最大公因子算法。递归最大公因子算法复杂度虽然对Knuth Schnhage算法的复杂度上没有提高,仍然是O(nlog2nloglogn),但是该算法相比于Knuth Schnhage算法实现简单,正确性分析和复杂度分析都比较容易。     

广义自缩生成器的猜测决定攻击

利用猜测决定攻击分析了广义自缩生成器的安全性。结果表明,n级线性移位寄存器构成的广义自缩生成器的猜测决定攻击的时间复杂度为O（n3·1/（2（1＋α）n））,存储复杂度为O（n2）,数据复杂度为O（（1-β）/（2（1＋α）N））。猜测决定攻击可以以一定概率实现在不同条件下对广义自缩生成器的攻击,因此不失为一种良好的攻击方法。     

环-皮特森簇网格的资源搜索机制

设计了一种以环 皮特森图(RP(k))结构为骨干拓扑,以簇为资源节点的文件资源系统环 皮特森簇网格(RP(k)C grid),讨论了RP(k)C grid系统的消息路由算法. 提出了簇头探察、簇头泛洪和环 皮特森簇(RP(k)C)轮询相结合的probe flooding and scan搜索机制. 对成功跨簇查询的文件在RP(k)C管理节点上建立副本,通过查询登记机制避免簇内泛洪. 实验结果表明,RP(k)C grid有效降低了网络负载和查询延迟,具有良好的可扩展性.     

欺骗免疫秘密共享

为抵抗通常的攻击,用于密码体制的函数应具有高的代数次数. 基于Stinson的秘密共享模型,研究了无条件安全下的欺骗免疫秘密共享. 利用级联满足一定条件的线性函数,构造了代数次数大于2的〖JP9〗k-〖JP〗欺骗免疫秘密共享的定义函数,所给出的函数是关免疫度为k的平衡函数,而且满足〖JP9〗k-〖JP〗强扩散准则.     

基于Verilog HDL的流水线模型机的设计与实现

为了提高模型机指令执行的并行性,使用Verilog HDL并采取top-down设计方法,利用确定的有限状态自动机(DFA)理论,设计并实现了一台具有指令级并行性的流水线模型机的方案.阐述了该流水线模型机的DFA设计算法与Verilog HDL的实现方法,并给出了相应的仿真测试.测试结果证明,该模型机能并行处理4条指令,并具有预取指令和旁路功能.     

基于指令统计的SOPC硬件资源优化技术

在可编程片上系统（System on Programmable Chip，SOPC）中，特定应用程序中用到的指令是软核CPU指令集的子集，如果在FPGA中实现软核CPU时仅保留应用程序用到的指令子集，将可以提高硬件资源利用率．文中分析了对应用程序进行指令统计的方法，重点介绍了通过修改HDL文件对8051软核CPU指令集进行删减和扩充的技术．采用这一技术设计的SOPC芯片硬件资源利用率得到了显著的提高，降低了系统成本，适用于可编程逻辑资源受到限制和对成本敏感的嵌入式应用中．