多模式匹配算法的FPGA实现

针对目前模式匹配算法多采用软件实现,而软件实现效率低下的弊端,提出了一种基于硬件实现模式匹配算法的设计方案.综合Aho-Corasick(AC)算法原理和FPGA硬件特点,在FPGA上实现AC算法;然后利用Quartus Ⅱ对设计进行了验证和性能分析.实验结果表明,基于硬件实现的Aho-Corasick(AC)算法的效...     

基于Impulse—C的可重构编程技术研究

可重构计算的研究使用高度灵活的计算结构进行高性能计算。近年来采用FPGA器件来创建可重计算平台的研究大量出现。基于高级语言的FPGA编程技术可以让软件工程师摆脱硬件的干扰,致力于算法的实现。Impulse C语言工具集就是一种对软硬件划分和软硬件过程协同设计的相对简单的、基于C语言的方法,它与高效的基于FPGA的硬件编译器相结合,形成了一种完整的混合处理器和FPGA实现的方法。这些工具极大地简化了可重构部件的设计过程,但是在高效性和电路优化等方面跟手工设计仍有差距。     

ECC密码算法的低功耗硬件实现研究

椭圆曲线密码算法作为高安全性的公钥密码;ECC算法的优化和软硬件实现是当前的研究热点;采用硬件实现椭圆曲线密码算法具有速度快、安全性高的特点,随着功耗分析、旁路攻击等新型分析方法的发展,密码算法硬件实现中的低功耗设计越来越重要;针对椭圆曲线密码算法的特点,主要对该算法芯片设计中的低功耗设计方法进行探讨.     

基于测距技术的无线传感器网络定位算法研究

街道、走廊等带状通道具有其环境特殊性,对该环境下无线传感器网络定位算法的研究是研究其他特殊环境下定位工作的基础,其研究成果在工业界具有很高的推广价值;为此,选择基于测距技术的RSSI算法设计了一种带状通道环境下的无线传感器网络定位算法。给出了算法设计思路及硬件条件,并在构建的实验平台下对其进行了实验验证;实验结果证明:算法对带状通道环境下的目标定位可获得较好结果。     

实用的电子稳像系统设计

由于在车载及机载系统中,受限于质量、体积及功耗等因素,基于PC的电子稳像系统无法直接使用,而基于DSP的系统具有体积小、重量轻、功耗低的特点;这里从硬件与软件两方面设计了一种基于DM642的视频电子稳像系统;给出了系统的输入输出以及数据处理的整体硬件设计,阐述了基于块匹配的稳像算法,并根据设计的硬件与算法搭建Simulink模型,利用Matlab/Simulink软件的实时工具箱RTW创建CCS工程并直接生成C语言代码的方法,调试开发系统的周期;实验结果表明,稳像后的PSNR值明显增大,该系统有效地稳定了频系列;本系统设计简单,稳像精度较好,具有一定的应用价值。     

一种改进LMSTDE算法的硬件设计与实现

为了满足高速运算应用的需要,给出了基于改进自适应时延估计算法的硬件设计与实现方案;首先根据单芯片硬件实现自适应时延估计的特点对该算法的操作顺序进行了调整并说明了其可行性;然后根据给出的系统框图,采用了基于流水线操作和并行结构的设计方法、定点纯小数的数据格式和适中字长以及层次化和模块化的方法,实现了算法的设计;计算机仿真结果表明,基于调整后算法的硬件实现的时延估计结果同原算法一样均收敛于理论值,因而设计与实现的方案是可行有效的.     

基于OpenGL的等角插补明暗处理的软件实现

等角插补明暗处理具有Phong明暗处理的视觉效果,而且具有较Phong明暗处理更快的渲染效率,基于标准图形渲染管道,用Ｃ语言实现了OpenGL渲染管道的硬件计算部分,同时用Ｃ语言实现了等角插补明暗处理,并给出了实验结果。该方法的实现可为渲染算法的研究和实现提供参考。     

基于独立演化系统的演化硬件实验

演化硬件是指能利用进化算法实现自修复和自适应的硬件。融合了电路自动设计、可重构硬件、人工智能和自治系统等相关内容它不仅是一种具有自适应与自修复特性的仿生物态硬件电路,是新兴的仿生电子学的主要研究内吝之一,而且是一种新颖的硬件设计思想与方法。该文设计了一种基于FPTA的DSP独立演化系统,并对外部演化结果进行下载测试,实现了对外部演化结果的检验通过测试证明该演化系统适用于FPTA单细胞或多细胞演化实验。     

基于独立演化系统的演化硬件实验

演化硬件是指能利用进化算法实现自修复和自适应的硬件。融合了电路自动设计、可重构硬件、人工智能和自治系统等相关内容。它不仅是一种具有自适应与自修复特性的仿生物态硬件电路,是新兴的仿生电子学的主要研究内容之一,而且是一种新颖的硬件设计思想与方法。该文设计了一种基于FPTA的DSP独立演化系统,并对外部演化结果进行下载测试,实现了对外部演化结果的检验。通过测试证明该演化系统适用于FPTA单细胞或多细胞演化实验。     

基于IMPULSE C的GF(P)域椭圆加密算法的硬件加速

研究了大素数域上的椭圆曲线加密算法,基于IMPULSE C语言,对该算法进行编程实现;在标准射影坐标系下,对点加和倍加算法进行并行化改进,并且在编程时利用编译器特性做了进一步的并行化。通过对加密算法合理的软硬件分割,将计算量大而且复杂的点乘运算作为硬件部分,通过现场可编程门陈列(FPGA)进行硬件加速;将加密协议的其他部分作为软件部分,在传统CPU上执行,并将硬件部分生成VHDL代码。分别进行加密算法的CoDeveloper的桌面仿真和生成的硬件VHDL代码的ISE综合仿真。最后将该加速设计在Xilinx Virtex-5 xc5vfx70t FPGA开发板上作了实现,基于FPGA的实验结果表明,P-192上点乘运算处理在133MHz时钟下用时2.9 ms,硬件资源分配合理,与现有的手工编写的HDL代码相比,具有并行加速优势。     

Matrix based cyclic spectral estimator for fast and robust texture classification

Utilization of cyclostationarity is a fresh paradigm in texture classification. This paper employs the Strip Spectral Correlation Analyzer (SSCA) as the new and superior method of such a category. The SSCA has been much more computational efficient than the other spectral correlation estimators, such as the FFT-Accumulated Method (FAM) or Direct Frequency Smoothing (DFS). Further, for comparable efficacy of the cyclostationary based analyzers, two new algorithms for implementation of both SSCA and FAM are proposed. The algorithms are fast, parallel, and linear-algebraic based, which brings many advantages in computational competence, feature generation flexibility, simplicity, and hardware implementation. SSCA as the unused promising texture analyzer and the new FAM implementation are compared with other state of the art methods in the case of classification accuracy, noise resistance and feature efficiency.     

后量子加密算法的硬件实现综述

现有的密码体制大多基于RSA、ECC等公钥密码体制,在信息安全系统中实现密钥交换、数字签名和身份认证等,有其独特的优势,其安全性分别依赖于解决整数分解问题和离散对数问题的难度。近年来,随着量子计算机的快速发展,破解上述数学问题的时间大幅减少,这将严重损害数字通信的安全性、保密性和完整性。与此同时,一个新的密码学领域,即后量子密码学应运而生,基于它的加密算法可以对抗量子计算机的攻击,因此成为近年来的热点研究方向。2016年以来,NIST向世界各地的研究者征集候选抗量子密码学方案,并对全部方案进行安全性、成本和性能的评估,最终通过评估的候选方案将被标准化。本文比较了NIST后量子密码学算法征集(第2轮、第3轮)的各个方案,概述目前后量子加密算法的主要实现方法:基于哈希、基于编码、基于格和基于多变量,分析了各自的安全性,签名参数及计算量的特点以及后期的优化方向。PQC算法在硬件实现上的挑战其一是算法规范的数学复杂性,这些规范通常是由密码学家编写的,关注的重点是其安全性而非实现的效率,其二需要存储大型公钥、私钥和内部状态,这可能会导致不能实现真正的轻量级,从而降低硬件实现的效率。本文重点介绍了目前后量子加密算法的硬件实现方式,包括PQC硬件应用程序编程接口的开发,基于HLS的抽象实现和基于FPGA/ASIC平台的硬件实现。PQC方案的硬件化过程中不仅需要算法的高效实现,同时需要抵抗针对硬件结构的侧信道攻击。侧信道攻击可以通过来自目标设备泄露的相关信息来提取密码设备的密钥。本文讨论了后量子加密算法在具体实现和应用中受到侧信道攻击类别和防御对策。     

A method of parallel-sequential detection of image features in computer vision systems

The paper is devoted to the problem of formalization of software-hardware solutions in designing real-time computer vision systems. The main attention is paid to the methods of implementation of low-level operations that find features (simple elements) in the image input to the system. Algorithmic types of detectors of simple elements in images are analyzed from the point of view of hardware organization in computer vision systems. In this connection, the necessary performance and memory resources are estimated. The capabilities of parallel and pipeline execution of detector algorithms are investigated. A method of using a field programmable gate array and a digital signal processor in solving the problem of image processing in real-time computer vision systems is considered in detail.     

Collective communication in wormhole-routed massively parallelcomputers

Most MPC networks use wormhole routing to reduce the effect of path length on communication time. Researchers have exploited this by designing ingenious algorithms to speed collective communication. Many projects have addressed the design of efficient collective communication algorithms for wormhole-routed systems. By exploiting the relative distance-insensitivity of wormhole routing, these new algorithms often differ fundamentally from their store-and-forward counterparts. We examine software and hardware approaches to implementing collective communication operations. Although we emphasize methods in which the underlying architecture is a direct network, such as a hypercube or mesh, as opposed to an indirect switch-based network, several approaches apply to systems of either type. We illustrate several issues arising in this research area and describe the major classes of algorithms proposed to solve these problems     

ASIC设计中多重循环的自动处理方法与实现

介绍ASIC设计中多重循环的自动处理方法,说明循环加速器的基本原理,详细阐述后端设计这一主要难点,分析和论述硬件综合过程中功能单元分配、基于硬件代价的模调度、寄存器文件设计方法及数据路径生成等关键技术,并具体给出实现过程中功能模块的划分、主要数据结构及模块间接口．该技术对设计和构造高性能硬件加速器系统具有借鉴意义．     

参数可选的椭圆曲线加密算法的整体设计*

ECC算法的实现比较困难,往往需要通过专门的硬件来加速算法实现。讨论了定义在GF(2n)上的参数可选的椭圆曲线密码体制（ECC）的整体设计,分析了其中的关键算法,给出了几个关键算法的设计问题。该方案适合硬件实现。     

参数可选的椭圆曲线加密算法的整体设计

ECC算法的实现比较困难,往往需要通过专门的硬件来加速算法实现.讨论了定义在GF(2n)上的参数可选的椭圆曲线密码体制(ECC)的整体设计,分析了其中的关键算法,给出了几个关键算法的设计问题.该方案适合硬件实现.     

适于软硬件实现的安全轻量S盒的设计

随着物联网的发展,轻量级分组密码算法的设计显得尤为重要。S盒是对称密码算法的关键部件。许多加密算法的硬件实现过程易受侧信道攻击,门限实现是一种基于秘密共享和多方计算的侧信道攻击对策。通过简单地对三次布尔函数中的变量进行循环移位,构建密码性质最优的4×4安全轻量S盒,并且为所构造的S盒设计了门限实现方案来抵御侧信道攻击,该方案是可证安全的。该方法构造的S盒的四个分量函数的实现电路相同,极大地降低了硬件实现的复杂度。给定S盒的一个分量,其余的三个分量可通过该分量的循环移位获得,这样大大降低硬件实现成本,易于快速软件实现。     

CoDBT: A multi-source dynamic binary translator using hardware–software collaborative techniques

For implementing a dynamic binary translation system, traditional software-based solutions suffer from significant runtime overhead and are not suitable for extra complex optimization. This paper proposes using hardware–software collaboration techniques to create an high efficient dynamic binary translation system, CoDBT, which emulates several heterogeneous ISAs (Instruction Set Architectures) on a host processor without changing to the existing processor. We analyze the major performance bottlenecks via evaluating overhead of a pure software-solution DBT. Guidelines are provided for applying a suitable hardware–software partition process to CoDBT, as are algorithms for designing hardware-based binary translator and code cache management. An intermediate instruction set is introduced to make multi-source translation more practicable and scalable. Meantime, a novel runtime profiling strategy is integrated into the infrastructure to collect program hot spots information to supporting potential future optimizations. The advantages of using co-design as an implementation approach for DBT system are assessed by several SPEC benchmarks. Our results demonstrate that significant performance improvements can be achieved with appropriate hardware support choices. CoDBT could be an efficient and cost-effective solution for situations where the usual methods of performance acceleration for dynamic binary translation are inappropriate.