8位RISC MCU Core设计

本文介绍基于RISC体系结构的微控制器IP核－－RJSCMCU Core的设计与实现。主要包括指令集分析、指令译码与控制器的设计。RISCMCU Core规则的指令格式缩减了译码单元规模;优化设计的时序控制逻辑,使取指部件与执行剖件同时工作,实现了二级流水线,达到单周期单指令（程序转移指令例外）的执行速度。RISCMCU Core用可综合的Verilog HDL描述,按设计流程进行各级仿真验证,最后在Verilog XL上完成系统级指令测试。     

基于LMS算法的自适应滤波器的设计

设计了基于LMS算法的FIR自适应滤波器,采用MATLAB仿真软件对其进行了仿真。根据自顶向下的设计流程,采用DDS技术和流水线设计方法,在Quartus Ⅱ开发平台上采用Verilog HDL语言对其进行了硬件实现。实验结果证明该设计比普通自适应滤波器具有结构简单、易于实现、滤波速度快的优点.     

基于FPGA的DDA插补算法设计与实现

以Altera公司的Cyclone系列产品为硬件平台,用Verilog硬件描述语言(HDL)完成算法设计描述,由QuartusⅡ软件进行编译、综合和下载,实现了DDA插补算法,并给出了程序设计的流程图及仿真测试的结果.在FPGA芯片上运行的DDA插补算法具有速度快且抗干扰能力强的硬件实现优点.用Verilog HDL语言实现的基于IP核DDA插补算法具有很好的可移植性,大大提高了设计效率.     

基于Verilog HDL的DDS相位累加器的一种优化设计

通过对基于Verilog HDL的DDS相位累加器的传统设计方法的对比分析，提出了应用流水线技术加法器与寄存器结合在一起进行相位累加器设计的方案，该方案既具有提高速度又具有节约资源的优点，并且以一个八位相位累加器为例，给出了实验仿真结果。     

有限状态机的建模与优化设计

通常的Verilog HDL编码风格生成的电路速度慢、面积大、毛刺干扰严重.基于此特点提出一种优秀、高效的Verilog HDL描述方式来进行有限状态机设计,介绍了有限状态机的建模原则,并通过一个可综合的实例,验证了该方法设计的有限状态机在面积和功耗上的优势.     

基于FPGA和PC机的客流统计系统设计

提出了一种基于FPGA和PC机的客流统计系统的设计方法。其中基于FPGA的下位机数据采集与处理电路模块采用Verilog HDL语言和原理图相结合的方式设计,上位机的人机交互界面及串口通信采用Visual C＋＋6．0设计完成。经模拟仿真和实际电路验证,结果表明该系统具有结构简单,成本低廉,计数准确率高的特点,能够很好地实现客流统计的功能,并可在不改变硬件平台的情况下对系统随时进行升级与重构,具有良好的适用性。     

流水线微处理器的设计与实现

提高指令级并行度是微处理器体系结构发展的重要方向,也是开发基于FPGA的高性能微处理器的重要内容之一.通过一个基于FPGA的流水线微处理器的设计流程、总体框架设计和采用的关键技术,设计并实现了流水线微处理器.经实例对所设计的流水线微处理器进行仿真实验,证实了流水线微处理器设计的正确性和高性能.结果表明微处理器的最大吞吐率为一个时钟周期解释完一条指令,在开发未来具有微处理功能的专用集成电路设计方面具有较高的实用价值.     

哈佛结构模型机设计及FPGA实现

以IP核、原理图、Verilog语言、微程序设计相结合的方式,研究基于哈佛结构和RISC理论的模型机设计.利用汇编指令设计作业调度程序,控制模型机的运行.用户程序和数据以及计算结果,通过I/O系统和实验开发板的键盘录入,并通过七段数码管输出显示.     

基于Verilog HDL设计线性分组编译码器

针对传统电路图法设计复杂数字系统的周期长,需要专门的设计工具,需手工布线的缺陷,阐述了用Verilog HDL输入法在设计复杂电路方面的优势.并以线性分组码编译码器的具体设计实现说明了Verilog HDL设计的程序结构清晰,无需考虑具体电路的实现,大大减少了设计人员的工作量,提高了设计的准确性和效率.     

基于CPLD的正交编码器解码系统设计

正交编码器广泛应用于运动测量及控制系统,在详述正交编码器角位移测量及编码工作原理基础上,设计正交编码器的X2和X4模式解码系统,并基于CPLD通过Verilog HDL描述实现解码逻辑。实际测试应用表明,该系统精度高、纯硬件抗干扰能力强、接口方便、占用逻辑宏资源少,具有较高的实用价值。     

视频处理器软硬件协同设计

为了提高视频图像处理速度与硬件资源利用,针对一种基于精简指令集处理器与数字信号处理器（RISC/DSP）混合体系结构的媒体处理器：浙大数芯（MD32）,给出了一种软硬件协同设计策略.所给策略结合视频处理核心算法,研究分析MPEG视频编码标准的处理过程,进行了视频处理指令扩展设计,提高了数据的并行处理能力,利用了指令内并行执行特性.为有效实现扩展指令,处理器执行级采用了可扩展流水级技术.实验结果表明,指令扩展硬件成本仅占MD32的2.7%,逆离散余弦变换实现性能比MMX/SSE指令集实现的性能分别提高31%和23%,运动补偿性能比MMX指令集实现的性能提高了40%.     

A scalable and low power VLIW DSP core for embedded system design

Aims to provide the block architecture of CoStar3400 DSP that is a high performance, low power and scalable VLIW DSP core, it efficiently deployed a variable-length execution set （VLES） execution model which utilizes the maximum parallelism by allowing multiple address generations and data arithmetic logic units to execute multiple instructions in a single clock cycle. The scalability was provided mainly in using more or less number of functional units according to the intended application. Low power support was added by careful architectural design techniques such as fine-grain clock gating and activation of only the required number of control signals at each stage of the pipeline. The said features of the core make it a suitable candidate for many SoC configurations, especially for compute intensive applications such as wire-line and wireless communications, including infrastructure and subscriber communications. The embedded system designers can efficiently use the scalability and VLIW features of the core by scaling the number of execution units according to specific needs of the application to effectively reduce the power consumption, chip area and time to market the intended final product.     

高效的宽带数字信道化接收机设计

短时傅里叶变换(STFT)算法是实现数字信道化接收的一种简单而有效的方法,但其运算速度受到数字信号处理(DSP)器件性能的限制．为此,提出了一种STFT的高速实现方法．采用扩展资源多路并行流水的结构,实现了数据的低速率传输和硬件的高效利用,同时实现了对信号的实时检测和参数估计,适合高速实时处理应用．     

分布式控制系统中IEC功能块的并行化策略

针对IEC61499标准下分布式控制系统的特点,引入流水线并行思想,在单回路和复杂控制系统中分别实现了IEC功能块的并行化处理,并对其优越性进行了分析。应用实例仿真结果表明,相对于常规集中式控制器,采用功能块并行化策略后系统采样周期大大降低,从而提高了控制品质。     

基于不规则性的并行计算方法

为了有效使用异构多核架构强大的并行计算能力,根据硬件架构的特点重新组织数据并合理调度任务的执行是非常有必要的.提出一个基于不规则性的并行计算方法,是一个融合数据并行、任务并行、管道并行的多重并行计算方法,特别适合具有动态特征执行行为和不规则数据结构的复杂算法,能够在程序运行时根据存储局部性原则和单指令多数据流（SIMD）操作机制对任务执行进行基于优先级的动态调度和数据管理,能够最大限度地有效使用CPU和GPU的硬件计算资源和存储资源.实验结果表明,该方法能够提高图形并行绘制算法关于动态执行过程和不规则数据结构构造和维护的性能.     

基于ANSYS的新型3-TPS并联机床静刚度分析

目的对新型3-TPS并联机床进行刚度计算和分析，找出不同型位下该并联机床刚度的变化规律和特点，使机床避免薄弱环节，以提高在高刚度下工作机床的加工精度．方法对并联机床刚度进行理论建模，找到对该并联机床静刚度产生影响的因素，然后应用有限元分析软件ANSYS对不同型位下、不同方向上的刚度进行仿真和计算．结果在同一位姿下，沿着Z轴方向刚度较大；在不同位姿下，极限位置的刚度最小；变形最大处在动平台与平行机构相连的铰链连接处；平行机构的变形量比较大．结论沿主刚度方向的刚度比其他方向大，远离极限位置可以提高刚度，并联机构的薄弱环节在动平台与平行机构联接的铰链处，平行机构的刚度将对整机刚度有很大的影响．     

ECM 整数分解方法的流水线结构硬件实现

椭圆曲线方法（ECM）是实现一般数域筛法中剩余因子分解部分的有效方法。ECM的高效硬件实现对于提高筛法效率有着重要作用。通过深入研究ECM算法,改进Montgomery模乘算法,使用片内DSP内核实现快速乘法;改变Montgomery曲线上的点加和倍点运算适应流水线结构;实现了计算点加和倍点复用流水线乘法,提高了并行化程度。实验结果表明在使用流水线结构的情况下性能是文献[6]中的4．3倍。     

实时图像水印在DSP系统中的设计与研究

论述了基于TMS320C67x的实时图像水印处理系统的组成及其工作原理。通过采用一种新的算法，它以Winograd快速离散余弦变换（DCT）算法为基础，并利用TMS320C67x的基于超长指令（VLIW）的并行特征和流水线的执行方式提高DCT算法的性能，完成了实时图像水印的嵌入。     

一种基于XML的异构数据集成映射模型

分析了目前计算机网络中异构数据集成的现状和存在的问题,提出了一种基于XML异构数据集成的公共数据模型CDM,通过在全局模式和中间模式、中间模式和局部模式之间建立映射机制,将全局模式、中间输出模式和局部模式联系起来,较好的解决了各异构数据源在集成过程中数据的重构和格式差异问题．