200V高压SOI PLDMOS研究

提出了一种200V高压SOI PLDMOS器件结构,重点研究了SOI LDMOS的击穿电压、导通电阻等电参数与漂移区注入剂量、漏端缓冲层、Nbody注入剂量及场极板长度等之间的关系。经过专业半导体仿真软件TSUPREM-4和MEDICI模拟仿真,在0.8μm埋氧层、10μmSOI层材料上设计得到了关态耐压248V、开态饱和电流2.5×10-4A/μm、导通电阻2.1（105Ω＊μm的SOI PLDMOS,该器件可以满足PDP扫描驱动芯片等的应用需求。     

具有超高耐压(>1200V)的薄埋氧层BPL SOI LDMOS(英文)

为了在薄埋氧层SOI衬底上实现超高耐压LDMOS铺平道路,提出了一种具有P埋层(BPL)的薄埋氧层SOI LDMOS 结构,耐压1200V以上.该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层.当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降.采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1 280 V的耐压,将BOL减薄到几百纳米以下又可以改善其热特性.     

阶梯分布埋氧层固定电荷SOI高压器件新结构和耐压模型

提出了具有阶梯分布埋氧层固定电荷(SBOC)SOI新型高压器件,并借助求解多区二维泊松方程建立其击穿电压模型,对阶梯数n从0到∞时的器件击穿特性进行了研究.结果表明,该结构突破常规SOI结构纵向耐压极限,使埋氧层电场从常规75V/μm提高到500V/μm以上;同时得到均匀的表面电场分布,缓解了器件尺寸和击穿电压之间的矛盾,因此SBOC结构是一种改善SOI耐压的良好结构.     

可变低k介质层SOI LDMOS高压器件的耐压特性

提出了一种可变低k(相对介电常数)介质层(variable low k dielectric layer,VLkD)SOI高压器件新结构,该结构的埋层由可变k的不同介质组成.基于电位移连续性原理,利用低k提高埋层纵向电场和器件纵向耐压,并在此基础上提出SOI的介质场增强原理.基于不同k的埋层对表面电场的调制作用,使器件横向耐压提高,并给出VLkD SOI的RESURF判据.借助2D器件仿真研究了击穿特性与VLkD SOI器件结构参数之间的关系.结果表明,对kIL=2,kIH=3.9,漂移区厚2μm,埋层厚1μm的VLkD器件,埋层电场和器件耐压分别达248V/μm和295V,比相同厚度的常规SOI器件的埋层电场和耐压分别提高了93%和64%.     

可变低k介质层SOI LDMOS高压器件的耐压特性

提出了一种可变低k(相对介电常数)介质层(variable low k dielectric layer,VLkD)SOI高压器件新结构,该结构的埋层由可变k的不同介质组成.基于电位移连续性原理,利用低k提高埋层纵向电场和器件纵向耐压,并在此基础上提出SOI的介质场增强原理.基于不同k的埋层对表面电场的调制作用,使器件横向耐压提高,并给出VLkD SOI的RESURF判据.借助2D器件仿真研究了击穿特性与VLkD SOI器件结构参数之间的关系.结果表明,对kIL=2,kIH=3.9,漂移区厚2μm,埋层厚1μm的VLkD器件,埋层电场和器件耐压分别达248V/μm和295V,比相同厚度的常规SOI器件的埋层电场和耐压分别提高了93%和64%.     

阶梯分布埋氧层固定电荷SOI高压器件新结构和耐压模型

提出了具有阶梯分布埋氧层固定电荷(SBOC)SOI新型高压器件,并借助求解多区二维泊松方程建立其击穿电压模型,对阶梯数 n 从0到∞时的器件击穿特性进行了研究.结果表明,该结构突破常规SOI结构纵向耐压极限,使埋氧层电场从常规75V/μm提高到500V/μm以上;同时得到均匀的表面电场分布,缓解了器件尺寸和击穿电压之间的矛盾,因此SBOC结构是一种改善SOI耐压的良好结构.     

屏蔽槽SOI高压器件新结构和耐压机理

提出具有屏蔽槽的SOI高压器件新结构和自适应界面电荷耐压模型.该结构在屏蔽槽内产生跟随漏极电压变化的界面电荷,此电荷使埋层介质的纵向电场增加,同时使顶层硅的纵向电场降低,并对表面电场进行调制,因此屏蔽了高电场对顶层硅的影响.借助二维器件仿真研究器件耐压和电场分布与结构参数的关系.结果表明,该结构使埋氧层的电场从传统的3Es升高到近600V/μm,突破了传统SOI器件埋氧层的耐压值,大大提高了SOI器件的击穿电压.     

屏蔽槽SOI高压器件新结构和耐压机理

提出具有屏蔽槽的SOI高压器件新结构和自适应界面电荷耐压模型.该结构在屏蔽槽内产生跟随漏极电压变化的界面电荷,此电荷使埋层介质的纵向电场增加,同时使顶层硅的纵向电场降低,并对表面电场进行调制,因此屏蔽了高电场对顶层硅的影响.借助二维器件仿真研究器件耐压和电场分布与结构参数的关系.结果表明,该结构使埋氧层的电场从传统的3Es升高到近600V/μm,突破了传统SOI器件埋氧层的耐压值,大大提高了SOI器件的击穿电压.     

Super-High Breakdown Voltage (>1200V) SOI LDMOS with A Buried P-type Layer and A Thin BOX

为探索在薄埋氧层SOI衬底上实现超高耐压LDMOS的途径,提出了一种具有P埋层（BPL）的薄埋氧层SOI LDMOS结构,耐压1200V以上。该BPL SOI LDMOS在传统SOI LDMOS的埋氧层和N型漂移区之间引入了一个P型埋层。当器件正向截止时,N型漂移区与P埋层之间的反偏PN结将承担器件的绝大部分纵向压降。采用2维数值仿真工具Silvaco TCAD对BPL SOI LDMOS进行虚拟制造和器件仿真,结果表明该结构采用适当的参数既能实现1280V的耐压,将BOX层减薄到几百纳米以下又可以改善其热特性。     

基于介质电场增强理论的SOI横向高压器件与耐压模型

SOI(Silicon On Insulator)高压集成电路(High Voltage Integrated Circuit,HVIC)因其具有高速、低功耗、抗辐照以及易于隔离等优点而得以广泛应用。作为SOIHVIC的核心器件,SOI横向高压器件较低的纵向击穿电压,限制了其在高压功率集成电路中的应用。为此,国内外众多学者提出了一系列新结构以提高SOI横向高压器件的纵向耐压。但迄今为止,SOI横向高压器件均采用SiO2作为埋层,且实用SOI器件击穿电压不超过600V;同时,就SOI横向器件的电场分布和耐压解析模型而言,现有的模型仅针对具有均匀厚度埋氧层和均匀厚度漂移区的SOI器件建立,而且没有一个统一的理论来指导SOI横向高压器件的纵向耐压设计。笔者围绕SOI横向高压器件的耐压问题,从耐压理论、器件结构和耐压解析模型几方面进行了研究。基于SOI器件介质层电场临界化的思想,提出介质电场增强ENDIF(Enhanced Dielectric LayerField)理论。在ENDIF理论指导下,提出三类SOI横向高压器件新结构,建立相应的耐压解析模型,并进行实验。(1)ENDIF理论对现有典型横向SOI高压器件的纵向耐压机理统一化ENDIF理论的思想是通过增强埋层电场而提高SOI横向器件的纵向耐压。ENDIF理论给出了增强埋层电场的三种途径:采用低εr(相对介电常数)介质埋层、薄SOI层和在漂移区/埋层界面引入电荷,并获得了一维近似下埋层电场和器件耐压的解析式。ENDIF理论可对现有典型SOI横向高压器件的纵向耐压机理统一化,它突破了传统SOI横向器件纵向耐压的理论极限,是优化设计SOI横向高压器件纵向耐压的普适理论。(2)基于ENDIF理论,提出以下三类SOI横向高压器件新结构,并进行理论和实验研究①首次提出低εr型介质埋层SOI高压器件新型结构及其耐压解析模型低εr型介质埋层SOI高压器件包括低εr介质埋层SOI高压器件、变εr介质埋层SOI高压器件和低εr介质埋层PSOI(PartialSOI)高压器件。该类器件首次将低介电系数且高临界击穿电场的介质引入埋层或部分埋层,利用低εr介质增强埋层电场、变εr介质调制埋层和漂移区电场而提高器件耐压。通过求解二维Poisson方程,并考虑变εr介质对埋层和漂移区电场的调制作用,建立了变εr介质埋层SOI器件的耐压模型,由此获得RESURF判据。此模型和RESURF判据适用于变厚度埋层SOI器件和均匀介质埋层SOI器件,是变介质埋层SOI器件(包括变εr和变厚度介质埋层SOI器件)和均匀介质埋层SOI器件的统一耐压模型。借助解析模型和二维器件仿真软件MEDICI研究了器件电场分布和击穿电压与结构参数之间的关系。结果表明,变εr介质埋层SOI高压器件的埋层电场和器件耐压可比常规SOI器件分别提高一倍和83%,当源端埋层为高热导率的Si3N4而不是SiO2时,埋层电场和器件耐压分别提高73%和58%,且器件最高温度降低51%。解析结果和仿真结果吻合较好。②提出并成功研制电荷型介质场增强SOI高压器件笔者提出的电荷型介质场增强SOI高压器件包括:(a)双面电荷槽SOI高压器件和电荷槽PSOI高压器件,其在埋氧层的一侧或两侧形成介质槽。根据ENDIF理论,槽内束缚的电荷将增强埋层电场,进而提高器件耐压。电荷槽PSOI高压器件在提高耐压的基础上还能降低自热效应;(b)复合埋层SOI高压器件,其埋层由两层氧化物及其间多晶硅构成。该器件不仅利用两层埋氧承受耐压,而且多晶硅下界面的电荷增强第二埋氧层的电场,因而器件耐压提高。开发了基于SDB(Silicon Direct Bonding)技术的非平面埋氧层SOI材料的制备工艺,并研制出730V的双面电荷槽SOILDMOS和760V的复合埋层SOI器件,前者埋层电场从常规结构的低于120V/μm提高到300V/μm,后者第二埋氧层电场增至400V/μm以上。③提出薄硅层阶梯漂移区SOI高压器件新结构并建立其耐压解析模型该器件的漂移区厚度从源到漏阶梯增加。其原理是:在阶梯处引入新的电场峰,新电场峰调制漂移区电场并增强埋层电场,从而提高器件耐压。通过求解Poisson方程,建立阶梯漂移区SOI器件耐压解析模型。借助解析模型和数值仿真,研究了器件结构参数对电场分布和击穿电压的影响。结果表明:对tI=3μm,tS=0.5μm的2阶梯SOI器件,耐压比常规SOI结构提高一倍,且保持较低的导通电阻。仿真结果证实了解析模型的正确性。     

PDSOI体源连接环形栅nMOS特性研究

提出了一种基于部分耗尽绝缘体上硅的体源连接环形栅nMOS器件,并讨论了相应的工艺技术和工作机理。采用体源连接环形栅器件结构,有效地抑制了浮体环形栅器件中存在的浮体效应和寄生双极晶体管效应,使器件性能得到很大的提高。消除了浮体环形栅器件的反常亚阈值斜率和Kink效应,DIBL从120.7mV/V降低到3.45mV/V,关态击穿电压从4.8V提高到12.1V。最后指出,体源连接环形栅器件非常适合于抗辐照加固等应用领域。     

A new lateral MOS-controlled thyristor

A lateral MOS-controlled thyristor (LMCT) structure that uses an MOS gate to turn it both on and off is presented. The device structure offers improved maximum turn-off current capability and forward voltage drop. The former is achieved by using a DMOS transistor and a parasitic vertical p-n-p transistor, while the latter is achieved by eliminating a parasitic lateral p-n-p transistor in the conventional structure. The device utilizes the resurf technique to achieve high area efficiency, breakdown voltage, and reliability. Devices that have more than 250-V forward blocking capability were fabricated in dielectrically isolated silicon tubs using the standard bipolar-CMOS-DMOS process     

Improvement of breakdown voltage in SOI n-MOSFETs using thegate-recessed (GR) structure

A gate-recessed structure is introduced to SOI MOSFETs in order to increase the source-to-drain breakdown voltage. A significant increase in the breakdown voltage can be seen compared with that of a planar single source/drain SOI MOSFET without inducing the appreciable reduction of the current drivability. We have analyzed the origin of the breakdown voltage improvement by the substrate current measurements and 2-D device simulations, and shown that the breakdown voltage improvement is caused by the reductions in the impact ionization rate and the parasitic bipolar current gain     

Analysis of drain breakdown voltage in SOI n-channel MOSFETs

The reduction of drain breakdown voltage in SOI nMOSFETs with floating substrate is related to the presence of a parasitic n-p-n bipolar structure, the base of which is the floating body of the device. reduction of breakdown voltage (compared to the case where a body contact is used) is shown to be dependent on both channel length and minority carrier lifetime in the SOI material. Conversely, it is shown that mere measurement of MOSFET breakdown voltages can be used to extract the minority carrier lifetime in the SOI material.<>     

新型功率器件SON-LDMOS的设计和研究

本文提出了一种新型的对称式SON LDMOS功率器件.在对器件击穿电压进行解析分析的基础上,利用Silvaco TCAD仿真软件Atals验证了漂移区设计对器件击穿电压的影响,证明了峰值击穿电压的存在.并且对比分析了SON　LD-MOS与SOI LDMOS击穿电压和寄生电容方面的优势,研究表明SON LDMOSD在击穿电压上比SOI LDMOS器件提高了近3倍,并且其寄生电容也较小,这为SON LDMOS在功率方面的应用提供了部分理论支持.     

Simulating single-event burnout of n-channel power MOSFET's

Single-event burnout of power MOSFETs is a sudden catastrophic failure mechanism that is initiated by the passage of a heavy ion through the device structure. The passage of the heavy ion generates a current filament that locally turns on a parasitic n-p-n transistor inherent to the power MOSFET. Subsequent high currents and high voltage in the device induce second breakdown of the parasitic bipolar transistor and hence meltdown of the device. This paper presents a model that can be used for simulating the burnout mechanism in order to gain insight into the significant device parameters that most influence the single-event burnout susceptibility of n-channel power MOSFETs     

Source-to-drain breakdown voltage improvement in ultrathin-film SOIMOSFET's using a gate-overlapped LDD structure

A gate-overlapped LDD structure was introduced to ultra-thin SOI MOSFET's in order to overcome the degradation in source-to-drain breakdown voltage (BVds) due to a parasitic bipolar action. By reductions in drain electric field and parasitic resistance at a source n^- region, the BVds was improved with almost the same current drivability as that in single drain structure. The behavior of the BVds on LDD n^- concentration was investigated by use of a numerical device simulator, and it was found that the electric field at a lower portion of the n^- region, which forms the current path, was relaxed effectively at an optimum n^- doping condition     

一种阳极连接P型埋层的AlGaN/GaN肖特基二极管

在传统AlGaN/GaN肖特基二极管中,阳极漏电始终是制约器件耐压提高的一个重要因素。因此文中研究了在缓冲层中生长P型埋层并与阳极相连的AlGaN/GaN肖特基二极管结构 AC-PBL FPs SBD来抑制阳极的泄漏电流。同时,在二极管的两级均加上场板来调制该器件的表面电场分布。经过仿真验证可知,该结构的阳极关断泄漏电流得到了有效抑制,同时辅助耗尽沟道内的2DEG,扩大空间电荷区,进而提高了器件的耐压特性。该结构的击穿电压为733 V,与传统GET SBD器件相比,击穿电压提高了近3.4倍,Baliga优值提升了近11.6倍,说明该器件可以应用在电力电子线路中。     

基于UTB-SOI技术的双辅助触发SCR ESD防护器件研究

为了提高FDSOI ESD防护器件的二次击穿电流,基于UTB-SOI技术,提出了一种SOI gg-NMOS和寄生体硅PNP晶体管双辅助触发SCR器件。通过gg-NMOS源区的电子注入和寄生PNP晶体管的开启,共同辅助触发主泄放路径SCR,快速泄放ESD电流。TCAD仿真结果表明,新结构能够泄放较高的二次击穿电流,具有可调节的触发电压。     

A physical model of floating body thin film silicon-on-insulatornMOSFET with parasitic bipolar transistor

An analytical model for SOI nMOSFET with a floating body is developed to describe the I_ds-V_ds characteristics. Considering all current components in MOSFET as well as parasitic BJT, this study evaluates body potential, investigates the correlations among many device parameters, and characterizes the various phenomena in floating body: threshold voltage reduction, kink effect, output conductance increment, and breakdown voltage reduction. This study also provides a good physical insight on the role of the parasitic current components in the overall device operation. Our model explains the dependence of the channel length on the I_ds-V_ds characteristics with parasitic BJT current gain. Results obtained from this model are in good agreement with the experimental I_ds-V _ds curves for various bias and geometry conditions