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锁相环频率合成器相位噪声分析 总被引:3,自引:0,他引:3
频率合成器的相位噪声直接影响动目标雷达的改善因子。本文着重对锁相环频率合成器的相位噪声进行了较全面的分析,并对其中各组成部件的相位噪声也做了分析,分析的结果与实际测量结果基本吻合。文中最后提出了改善PLL频率合成器相位噪声的办法。 相似文献
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数字锁相环频率源相位噪声分析 总被引:2,自引:0,他引:2
首先对频率源相位噪声的原理及其表征进行了简要的阐述,然后从数字锁相环频率源的分析模型出发,对其相位噪声谱密度进行了推导,同时分析了影响相位噪声的各项主要因素.最后提出了提高数字锁相环频率源相位噪声性能的一些方法。 相似文献
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用Q3236实现的微波数字锁相环 总被引:5,自引:0,他引:5
本文根据现今一部分设备中普遍存在的高次倍频链调试困难,生产一致性差的缺点,提出了一种用微波数字锁相环取而代之的技术方案,并将之用于一地面测试设备的改进设计中,对环路进行了分析及说明,详细论证了试验结果。 相似文献
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相位噪声对接收机性能的影响 总被引:2,自引:0,他引:2
在现代接收机中,各种高性能接收机如大动态、高选择性、宽频带解调等都受相位噪声限制。尤其在目前电磁环境越来越恶劣的情况下,接收机经过混频从强干扰信号中提取弱小有用信号是非常重要的。本文结合工程实际应用,研究了相位噪声对接收机性能的影响,具有广泛的实用价值。 相似文献
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本文分析了某雷达频综3cm锁相环的噪声特性。计算出了锁相环输出相噪的理论值。并对影响输出相位噪声的主要因素做了分析。最后给出了试验结果。 相似文献
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为了实现频率合成器中的相位噪声跟踪补偿和降低全数字锁相环的复杂性,本文提出了一种新的基于全数字锁相环的频率合成器。它采用了一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器,从而显著降低了硬件复杂性。同时结构中采用的非线性相位和频率判决电路能够很好地实现噪声跟踪和快速的相位/频率捕获,数控振荡器能够获得高的频率分辨率(大约6kHz)和大的线性频率调谐范围。通过采用90nm CMOS工艺制造的ADPLL实验结果表明,本文所提出的基于全数字锁相环的频率合成器能够实现从100kHz到6MHz的可控环路带宽和相当好的带内相位噪声跟踪性能。 相似文献
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用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75~830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc. 相似文献
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宽带低相位噪声锁相环型频率合成器的CMOS实现 总被引:1,自引:3,他引:1
用0.25μm标准CMOS工艺实现了单次变频数字有线电视调谐器中的频率合成器.它集成了频率合成器中除LC调谐网络和有源滤波器外的其他模块.采用I2C控制三个波段的VCO相互切换,片内自动幅度控制电路和用于提升调谐电压的片外三阶有源滤波器,实现VCO的宽范围稳定输出.改进逻辑结构的双模16/17预分频器提高了电路工作速度.基于环路的行为级模型,对环路参数设计及环路性能评估进行了深入的讨论.流片测试结果表明,该频率合成器的锁定范围为75~830MHz,全波段内在偏离中心频率10kHz处的相位噪声可以达到-90.46dBc/Hz,100kHz处的相位噪声为-115dBc/Hz,参考频率附近杂散小于-90dBc. 相似文献
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基于数字锁相的雷达频率合成器的研究 总被引:1,自引:0,他引:1
在分析常规移频反馈数字锁相频率合成器相位噪声的基础上,提出了高频标置于环外、双反馈及倍相反馈等低相噪数字锁相频率合成技术,进行了比较详细的理论分析和讨论,给出了研究结果。 相似文献
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频率合成器的相位噪声分析 总被引:2,自引:0,他引:2
频率合成器被喻为雷达电子系统的"心脏",其相位噪声对设备和系统的性能影响很大.文中简单介绍了频率合成器相位噪声的基本概念.基于频率合成器的基本实现方法,分析了频率合成器中的相位噪声,通过实例说明了不同合成方式频率合成器的相位噪声.时频率合成器的低相噪声设计的工程实现有一定的指导意义. 相似文献
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选择低相位噪声频率合成器的最佳带宽 总被引:6,自引:0,他引:6
从分析频率合成器的相位噪声入手,研究并给出了线性近似条件下,低相位噪声频率合成器的最佳环路带宽的选择方法,并用Visual C++开发软件进行计算机辅助分析和验证。 相似文献
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提出了一种小型低相噪、低杂散的C波段全相参频率综合器设计方案。基带信号由DDS芯片产生,通过对环路滤波器和电路印制板的优化设计改善相噪和杂散性能,并与PLL输出的C波段点频信号进行上变频,得到所需信号。介绍了实现原理、相位噪声模型及设计方法。测试结果表明,在7.8GHz处,频综相位噪声≤-103dBc/Hz@100kHz,杂波抑制≤-61dBc。 相似文献