一种宽带低相噪频率合成器的设计方法研究

提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环（phase locked loop,PLL）芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10~20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于-109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.     

快速锁定频合器解决方案的分析与实现

跳频通信系统中频率合成器的频率转换速率直接影响到系统的抗干扰能力.文章对锁相环频率合成器的锁定时间进行了分析与仿真,介绍了各种途径频率转换快速锁定的解决方案,采用其中的基于DDS分数分频的锁相环频合器方案,实现了S波段宽带跳频频合器测试,结果表明:在频率间隔为500 MHz时,相位锁定时间为110 μs,且相噪低、频谱纯度高,可大大提升系统性能.     

频率合成相噪相消技术研究

提出了一种新型的基于相位噪声抵消技术的频率合成器设计方法,该方法采用一个相参的锁相环信号在两次频率变换过程中得到输出信号相位噪声的抵消。对相位噪声抵消技术进行了理论分析,并搭建了一个100~2900 MHz 宽带小步进频率源。实验结果表明,在偏离主频10 kHz、100 kHz 处,相位噪声抵消了约20 dB,实验证明该技术对中近区相位噪声抵消效果明显,为超低相噪频率合成器设计提供了一种新的思路。     

Ku波段宽带低噪声雷达频率源的研制

介绍一种低相噪、低杂散、宽带的雷达频率合成器方案的设计和实现,该方案采用超低相噪模拟锁相环芯片,并采用双环环内下混频结构,通过对环路滤波器的精心设计,大幅度改善相位噪声和杂散性能。给出设计过程及测试结果。实验证明该方案是成功的,达到的主要技术指标为:输出频率12.8~14.8 GHz,相位噪声-90 dBc/Hz@1 kHz,杂散-55 dBc,步进间隔50 MHz。     

一种单片低相噪宽带频率合成器

基于0.18 μm SiGe BiCMOS工艺,设计实现了一种低相噪宽带锁相环型频率合成器电路,分析了锁相环型频率合成器中优化相噪和拓宽工作频率的途径和方法。提出了一种低输出噪声参考缓冲电路和高速Delta-sigma调制器结构,改进了MOS管结构的电荷泵电路,采用÷2/3级联可编程分频器结构,实现了宽工作频带。流片测试结果表明,归一化底板相位噪声达到-232.2 dBc/Hz,工作频率可覆盖1~20 GHz。     

一种用于CPT磁力仪的激光调制信号设计

CPT磁力仪是一种用于微弱磁场测量的新型高灵敏度原子光学磁力仪,针对CPT磁力仪垂直腔面发射激光器电流调制需要产生低相位噪声调制信号,提出了一种基于锁相环频率合成器的方案。该方案从CPT磁力仪的基本原理出发,分析了CPT磁力仪对调制信号的频率要求,根据锁相环频率合成基本原理,采用锁相环仿真软件ADIsimPLL完成了频率合成器中关键模块参数的确定,产生了高精度、低相噪以及杂散性好的3.4 GHz频率信号,并对系统性能进行了仿真分析。经仿真测试表明,锁相效果良好,性能可靠,可以满足CPT磁力仪的研制。     

基于Phase-Refining技术的微波宽带频率合成器

为改善宽带频率合成器的相位噪声,提出一种基于Phase-Refining技术的微波宽带频率合成器结构与一种对其相位噪声的准确分析方法。首先,根据线性传递函数与叠加原理得到该频率合成器的相位噪声解析模型,通过对振荡器实测相位噪声谱型进行曲线拟合并带入模型中来准确预测其相位噪声性能。分析表明,在级联偏置锁相环中,整个输出频率范围内都可通过将反馈分频比最小化来改善其环路带宽内的相位噪声。实验结果表明,该频率合成器的输出频率范围为2.1~5.6 GHz,频率步进为1 Hz,当输出为2.1 GHz与5.6 GHz时,在频偏10 kHz处的相位噪声分别为-114.7 dBc/Hz与-108.2 dBc/Hz,其相位噪声测试结果与分析计算结果相吻合。     

基于ADF4351的频率源设计与实现

针对现代通信系统对频率源的频谱纯度、频率范围和相位噪声要求的提升,提出了一种高性能可调频率源。分析和探讨了ADF4351锁相频率合成器的基本原理和工作特性。结合ADF4351的锁相环和倍频器来产生宽频带频率源,同时借助于数字衰减器和低噪放来实现输出功率可调。对于锁相环电路,运用ADIsim PLL软件进行仿真。通过对硬件电路的调试和编写相关单片机控制程序,实现了可同时输出5路、频率范围为35 MHz~4.4 GHz、功率可调、低杂散和低相噪的稳定频率源。     

超宽带低相噪频率合成器的实现

介绍了1种频率范围4~16GHz,步进1MHz的超宽带、小步进、低相噪频率合成器的实现方法。通过混频式锁相环方案,大大降低了环内分频比,选用低相噪器件,以及采用了梳状谱发生器代替传统的大步进环等措施,使输出实现了低相噪指标。在16GHz输出时,相位噪声指标小于-90dBc/Hz(@10kHz)。并通过对合成器指标的分析,阐述了在混频环设计过程中需要注意的一些问题。     

宽带高稳定、低相噪直接式频率合成器的设计及分析

以某系统配套的宽带高稳定、低相噪直接式模拟频率合成器课题为背景,研究了直接式模拟频率合成器的相位噪声、频率捷变时间以及电磁兼容技术。并利用本文的研究方法和成果,研制成功小型化、模块化的S波段频率合成器,其相位噪声、杂散抑制度、频率捷变时间等指标均满足系统的要求。     

一种UHF频段小数分频频率综合器设计与实现

基于130 nm CMOS工艺设计了一款特高频(UHF)频段的锁相环型小数分频频率综合器.电感电容式压控振荡器(LC VCO)片外调谐电感总值为2 nH时,其输出频率范围为1.06～1.24 GHz,调节调谐电感拓宽了频率输出范围,并利用开关电容阵列减小了压控振荡器的增益.使用电荷泵补偿电流优化了频率综合器的线性度与带内相位噪声.此外对电荷泵进行适当改进,确保了环路的稳定.测试结果表明,通过调节电荷泵补偿电流,频率综合器的带内相位噪声可优化3 dB以上,中心频率为1.12 GHz时,在1 kHz频偏处的带内相位噪声和1 MHz频偏处的带外相位噪声分别为-92.3和-120.9 dBc/Hz.最小频率分辨率为3 Hz,功耗为19.2 mW.     

基于环路动态控制的宽带锁相环相噪优化设计

针对工程上宽带锁相环因频率高、低端环路带宽变化剧烈而导致输出相位噪声产生恶化的问题,该文通过锁相环的基本理论分析了导致该问题的影响因素,且根据锁相环环路带宽变化影响因子,提出了一种通过动态控制环路带宽实现优化相位噪声的方法,并进行了验证。实验结果表明,高低端环路带宽的波动现象得到了收敛,避免了相位噪声的恶化,9~15 GHz全频段的相位噪声优于-93 dBc/Hz@(1 kHz~1 MHz),取得了良好的效果     

低相位噪声微波振荡器设计

针对Ka和Ku波段上、下变频装置对微波振荡器低相位噪声和小型化的要求,该文采用单环锁相式频率合成技术完成了微波振荡器的设计,并对锁相环的相位噪声进行了理论计算。分析了鉴相频率、鉴相器灵敏度和环路带宽对锁相环输出相位噪声的影响,根据分析结果对微波振荡器电路参数合理选择,同时兼顾了低相位噪声与小型化的设计要求。测试结果表明,振荡器的相位噪声指标与理论计算一致,各项指标均达到要求,可满足实际工程应用。     

适用于超宽带系统的低功耗CMOS频率合成器研究

针对脉冲无线电超宽频(IR-UWB)接收系统,提出了一种低功耗频率合成器设计。合成器的设计以一个整数N分频II型四阶锁相环结构为基础,包括一个调谐范围为31%的7位压控振荡器,一组基于单相时钟逻辑的高速分频器。分频器能够合成八个由IEEE标准802.15.4a定义的频率。该集成频率合成器运用65 nm CMOS技术制造而成,面积为0.33 mm2,工作频率范围为7.5–10.6 GHz。测试结果显示,在1.2 V供电下,该合成器的3-dB闭环带宽为100 kHz,稳定时间为15 。测量相位噪声低于-103 dBc/Hz@1MHz,抵消频率为1 MHz。杂散信号功率低于低于-58 dBc。相比其他先进的合成器,提出合成器的工作电流为5.13 mA,功耗仅为6.23mW。     

A multiple-pass ring oscillator based dual-loop phase-locked loop

A dual-loop phase-locked loop (PLL) for wideband operation is proposed. The dual-loop architecture combines a coarse-tuning loop with a fine-tuning one, enabling a wide tuning range and low voltage-controlled oscillator (VCO) gain without poisoning phase noise and reference spur suppression performance. An analysis of the phase noise and reference spur of the dual-loop PLL is emphasized. A novel multiple-pass ring VCO is designed for the dual-loop application. It utilizes both voltage-control and current-control simultaneously in the delay cell. The PLL is fabricated in Jazz 0.18-μm RF CMOS technology. The measured tuning range is from 4.2 to 5.9 GHz. It achieves a low phase noise of-99 dBc/Hz @ 1 MHz offset from a 5.5 GHz carrier.     

Low‐Power,All Digital Phase‐Locked Loop with a Wide‐Range,High Resolution TDC

In this paper, we propose a low‐power all‐digital phase‐ locked loop (ADPLL) with a wide input range and a high resolution time‐to‐digital converter (TDC). The resolution of the proposed TDC is improved by using a phase‐interpolator and the time amplifier. The phase noise of the proposed ADPLL is improved by using a fine resolution digitally controlled oscillator (DCO) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. The die area of the ADPLL is 0.8 mm² using 0.13 µm CMOS technology. The frequency resolution of the TDC is 1 ps. The DCO tuning range is 58% at 2.4 GHz and the effective DCO frequency resolution is 0.14 kHz. The phase noise of the ADPLL output at 2.4 GHz is ‐120.5 dBc/Hz with a 1 MHz offset. The total power consumption of the ADPLL is 12 mW from a 1.2 V supply voltage.     

一种C波段跳频频率源设计

采用直接数字频率合成激励锁相环方案,基于现场可编程门阵列串行高速控制方式,设计并实现了一种低杂散、低相位噪声的C波段雷达跳频频率源。通过对有源环路滤波器参数和印制电路板的优化设计,使相位噪声和杂散等关键指标得到了极大改善。对系统设计方案、m序列发生器、跳频时间和相位噪声模型做了详细的理论分析和估算。测试结果表明：在7.5 GHz处,相位噪声≤-100 dBc/Hz@100 kHz,杂散电平≤-65 dBc,跳频时间≤10 μs,输出功率>10 dBm,实测结果满足产品的设计指标要求。     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。