RAPWBN计算模型上的快速并行归并排序算法

在介绍带有宽总线网络的可重构计算模型(RAPWBN)的基本结构及其二进制值的前缀和操作的基础上,提出该模型上的一种并行归并排序算法,在具有N~α(1＜α＜2)个处理器和N条行总线的RAPWBN模型上,若总线带宽ω>logN字节,对长度为N的序列进行归并排序,可以在O((loglogN)~2)时间完成.     

基于流水光总线阵列上Valiant并行归并排序的实现

基于流水总线的可重构线性阵列系统（LARPBS）是一种建立在光总线上的并行计算模型,许多研究工作者已经在该模型上设计出了一些高效的并行算法。文章提出了一种基于LARPBS模型上Vnliant并行归并的实现算法,利用该法对长度为N的序列进行排序,最坏情况下可以使用N个处理器在O（logNloglogN)时间完成。     

带有宽总线网络的可重构计算模型上的并行归并排序算法

在介绍带有宽总线网络的可重构计算模型(RAPWBN)的二进制值的前缀和操作的基础上,提出了该模型上的抽取压缩操作算法,并由此得到了该模型上的并行归并排序算法。在具有N个处理器和N条行总线的RAPWBN模型上,若总线带宽ω>log N字节,对长度为N的序列进行归并排序,在最坏情况下以O(logN·loglogN)时间完成。     

基于流水光总线模型的快速归并排序算法

文章提出了一种LARPBS模型上的并行归并排序算法,利用该算法对长度为N的序列进行排序,使用N~(1+)着(0<着<1)个处理机可以在O((loglogN)~2)时间完成。     

带有宽总线网络的可重构计算模型上的并行排序算法

在介绍带有宽总线网络的可重构计算模型(RAPWBN)的基本结构及其二进制值的前缀和操作的基础上,提出了RAPWBN模型上的抽取压缩操作算法,并由此得到了RAPWBN模型上的快速高效并行排序算法,在具有N个处理机和N条行总线的RAPWBN模型上,若总线带宽ω>logN字节,则对元素位数固定的N个元素可以在O(1)时间完成排序,对元素位数不固定的N个元素,可以在O(k)时间完成排序,这里k为元素的最大位数.     

LAOV网络及其拓扑排序算法

针对网格工作流调度、生产和施工计划的制订等领域的特殊需求,引入了一类顶点带层次的AOV网络-LAOV网络。本文对AOV网络、层次、LAOV网络进行了严格的定义,并对顶点层次取值的几种情形作了详细的讨论。然后针对其中一种合理情形的LAOV网络提出了拓扑排序算法,讨论了栈或队列的选择、有向回路的判定等问题,并分析了算法的复杂度。最后对LAOV网络及拓扑排序算法进行实验分析。因为算法输出的解不唯一,在实验分析时设计了评判程序对算法输出进行验证。实验分析结果表明算法是正确的,时空效率也比较好。     

RAPWBN模型上的快速高效并行排序算法

在介绍带有宽总线网络的可重构计算模型(RAPWBN)的基本结构及其二进制值的前缀和操作的基础上,提出了RAPWBN模型上的抽取压缩操作算法,并由此得到了RAPWBN模型上的两种快速高效并行排序算法,对长度为N的序列进行排序,在具有N2个处理器和N条行总线的RAPWBN模型上,若总线带宽ω＞logN字节,可以在O(1)时间完成排序.在具有N个处理器和N条行总线的RAPWBN模型上,最好情况下以O(logN)时间、最坏情况下以O(N)时间完成排序.     

一种基于FPGA的SOM神经网络算法的并行实现

分析了SOM神经网络算法在FPGA实现过程中要考虑的2个主要问题：并行性和有限字长效应。通过分析,提出了一种实现该算法的高并行体系结构并给出了该体系结构中关键模块的具体实现电路。根据计算机仿真以及在FPGA上的实现所得到的结果表明,该体系结构在保证神经网络性能的同时,可以使电路具有较高的处理速度。     

并行排序算法的设计与分析

排序作为最基础的算法之一,已广泛应用于许多行业领域中。文章在对并行算法的概念、目标和设计方法的基础上,切实结合并行算法的主要思想,给出了并行算法的具体设计。     

一种奇序列并行排序算法

提出了一种奇序列双调排序算法,通过分析发现,该算法对某些奇双调序列不能得到正确的排序结果。在该算法的基础上,通过增加CCI操作,得到一种改进算法,改进后的算法能对任意奇双调序列进行正确排序,且不增加存储空间,计算复杂度级别也不变。     

基于流水光总线阵列上的快速可扩展并行排序算法

在Y．Pan提出的基于流水光总线阵列模型(LARPBS)上使用N个处理器对N个元素进行排序在最好情况下以O(logN)时间,最坏情况下以O(N)时间完成的并行排序算法的基础上,提出了一种LARPBS模型上的可扩展的快速并行排序算法,对N个元素进行排序,使用p(1≤P≤N)个处理器在最好情况下以O(NlogN／p)时间,最坏情况下以O(N^2／p)时间完成排序。另外还提出了一种LARPBS模型上改进的快速高效并行排序算法,该算法对N个元素进行排序使用N个处理器在最好情况下以O(log√N)时间、最坏情况下以O(√N)时间完成排序。     

基于综合优先级的并行测试调度算法设计及实现

根据并行测试实际运行环境对多测试调度策略效率的要求,借鉴实时系统调度算法研究的相关成果,提出基于综合优先级的并行测试调度算法;算法结合并行测试,尤其是导弹测试特点,综合考虑测试任务的相对截止期和空闲时间两个特征参数,讨论了测试任务综合优先级的设计方法,给出了算法实现,并对算法的性能进行了分析;该算法无须预先确定测试任务参数的典型值,可以弥补TestStand的局限性.     

基于MapReduce的并行贝叶斯分类算法的设计与实现

针对现代大规模文本文档分类在单机计算机上训练和测试过程计算时间长,本文设计和实现了一种基于MapReduce架构的并行贝叶斯文本分类算法。在用普通PC搭建的Hadoop集群上研究实验,结果表明,基于MapReduce架构的贝叶斯文本自动分类算法处理大规模的文档自动分类时,在保证分类效果的情况下,并能获得接近线性的加速比。     

无约束最优化问题的BFGS并行算法与实现

介绍无约束最优化问题的BFGS算法及其收敛性,提出利用行卷帘格式并行Cholesky分解法、同步并行Wolfe-Powell非线性搜索和并行处理BFGS修正公式来构建BFGS的并行算法,并对该算法的时间复杂性、加速比进行分析。在PC机群数值实验的结果表明,BFGS并行算法提高了无约束最优化问题的求解速度,理论分析与实验结果相一致,并行算法具有线性加速比。     

Multisets排序的最优并行算法

排序是一个既有十分重要的理论意义又有广泛的实际应用价值的问题 ,其中 ,Multisets排序问题是指对只有k个不同关键字值的n个数据 (记录 )进行排序 ,0 相似文献   

可逆排序算法的分析与实现

使软件系统基于当前状态恢复先前某一状态的方法通常有两种:检查点和反向计算.为比较这两种方法的实现代价,以如何实现最低代价的可逆排序为例,将增量检查点技术应用于简单选择排序算法,实现了一种通过增量保存程序运行时系统状态的变化信息以恢复系统先前某一状态的排序算法,并通过反向计算技术实现了一种无需系统状态历史信息仅通过系统当前状态和程序自身逻辑便恢复先前状态的可逆排序算法.通过大量测试用例验证了上述两类算法的正确性,并得出在大规模且数据交换频繁的场景下反向计算排序算法远优于检查点排序算法的结论.     

FPGA上基于Hausdorff距离的图像匹配并行算法设计与实现

基于Hausdorff距离的图像匹配算法鲁棒性较好,但计算代价较大,软件实现方案很难满足实时性要求。为了解决这个问题,本文在基于局部Hausdorff距离的图像匹配算法基础上提出了一种鲁棒而实时的FPGA实现方案。为了充分有效利用FPGA的硬件资源,首先对传统串行算法进行并行性分析,提出了一个并行算法;然后以此为基础设计了一种三段式粗粒度流水体系结构,并将其映射到FPGA上进行实现。实验结果表明,该系统在性能上优于其它相关工作,与PC(Pentium42.8GHz)上的软件实现方案相比可以达到接近50倍的加速比。     

并行CORDIC算法的研究及FPGA实现

本文讨论旋转模式下CORDIC算法的符号预测和迭代计算问题,采用并行计算方法来加速CORDIC算法。文中提出分段符号预测和增加校正迭代的符号预测机制,使用分段迭代展开和三输入加法树来完成CORDIC算法的迭代计算,有效地减少了计算的级数和硬件开销,提高了计算性能。最后,在Altera的StratixII芯片上实现了并行CORDIC结构。     

Parallel Implementation of a Machine Learning Algorithm on GPU

The capability for understanding data passes through the ability of producing an effective and fast classification of the information in a time frame that allows to keep and preserve the value of the information itself and its potential. Machine learning explores the study and construction of algorithms that can learn from and make predictions on data. A powerful tool is provided by self-organizing maps (SOM). The goal of learning in the self-organizing map is to cause different parts of the network to respond similarly to certain input patterns. Because of its time complexity, often using this method is a critical challenge. In this paper we propose a parallel implementation for the SOM algorithm, using parallel processor architecture, as modern graphics processing units by CUDA. Experimental results show improvements in terms of execution time, with a promising speed up, compared to the CPU version and the widely used package SOM_PAK.