基于SRIO的数据传输设计

为解决大数据量传输系统中传输速率低、带宽小、可靠性差的问题,本文提出一种基于SRIO协议的FPGA间大量数据高速传输的设计方案。设计使用FPGA内嵌SRIO IP核对传输数据进行发送、解析和接收;使用FPGA内部GTP高速串行收发器作为物理层传输基础;利用光电转换模块实现光、电信号的转换,以完成数据远距离传输。通过测试验证本设计数据传输准确可靠,传输速率可达280MB/s,且本方案已成功应用于遥测系统存储器地面测试台项目,可实现两FPGA设备间大量数据高速可靠传输。     

基于Serial RapidIO的远距离高速数据传输

为解决传统总线在FPGA与FPGA之间高速数据传输时在带宽、灵活性、传输距离和可靠性等方面的不足,提出了一种基于Serial RapidIO(SRIO)互连体系结构和光电转换模块为一体的远距离高速数据传输方案。该方案以Xilinx的ZYNQ7000系列FPGA和Kintex7系列FPGA为RapidIO的互连设备,通过调用Xilinx的IP核实现SRIO传输协议并对逻辑层的用户接口编程完成通信,数据交换接口采用光电转换模块以光缆替代电缆实现远距离数据交换。经过大量测试试验,该方案在通信两端连接10km光缆实现的传输速度为444Mbps,传输过程零误码零丢帧,且系统运行稳定、可靠。     

AS5643总线协议IP核设计与实现

AS5643总线是为了满足航空飞行器中高速实时数据传输的应用需求而提出的一种高速总线技术,其以IEEE 1394b协议为基础并对该协议的实时性、确定性、可靠性以及消息传输机制进行增强改进。为了推动AS5643总线技术的应用,针对AS5643总线协议IP核进行研究,设计了基于FPGA的AS5643总线协议模块,并搭建了多节点的总线互联系统对AS5643总线协议模块的功能和性能进行测试。测试结果验证了所设计协议IP核满足AS5643协议规范,实现了高带宽的数据传输,能够满足航空飞行器的应用需求。     

基于FPGA的千兆以太网数传系统设计

利用Xilinx公司的VC707开发板设计了基于FPGA的千兆以太网数据传输系统。开发板上集成了以太网的MAC层硬核以及PHY层芯片,提供了实现以太网数据传输的基础。该系统同时实现了UDP与IP协议,允许上位机与系统之间进行基于UDP协议的数据交互,并可以利用板卡的DDR3实现数据的缓存。实践证明,该系统可以实现数据高速、准确的传输。     

基于RS422+SRIO高速长线通信的设计与实现

在进行飞行试验时,为解决大容量数据在传输过程中传输距离不足且传输可靠性差的问题,提出了一种基于ZYNQ的“RS422+SRIO”的数据传输方案。设计通过RS422接口电路实现对遥测组合上行指令下发及下行状态返回;并通过SRIO接口,使用Xilinx的SRIO IP核,再经过光模块连接光缆实现远距离数据发送和接收。为了防止电磁干扰导致串口接收信号的高低电平误判,增加串口精准采样软件设计,保证串口接收信号的可靠性,并在PS接收串口回传数据时使用DMA+乒乓操作的缓存方式,解决串口回传数据易丢失的问题。经大量试验验证,该方案能够通过RS422接口实现指令精准下发和状态数据的零误码接收;以及在15 km光缆连接的条件下,SRIO接口实现444.44 MB/s的零误码可靠性传输。     

一种高分辨率遥感相机的高速数传系统设计

针对遥感相机系统小型化和高速数据可靠传输的需求,本文从物理硬件和传输协议两个方面进行研究,设计出了一种应用高速串行/解串器(SERDES)与FPGA编写高速串行信号全时双工通信协议相互配合的高速数据传输系统.通过伪随机码传输测试,实现了以12.5 Gbit/s为最高速率的1013数量级比特数据无误码的稳定、可靠的串行传输.该设计相比于采用传统SERDES的数传系统传输速率更快、可靠性更高,为解决高分辨率遥感相机设备间的数据传输速率不足提供了一种设计方案.     

基于CoaXPress接口的高速串行传输系统设计

CoaXPress是一种新型高速数字图像传输接口标准,适用于各种高速和高带宽图像传输应用。本文设计实现了一种基于CoaXPress接口的高速串行传输系统。针对多路高速串行数据传输、调度、缓存和同步难题,硬件上每个模块设计4路CoaXPress接口,模块以FPGA为核心,采用PCIe3.0×8接口与主控制器进行通信,使用DDR4缓存高速数据;FPGA固件逻辑设计中使用XDMA硬核与主控制器进行通信,使用FDMA完成对DDR4的数据调度,使用GTH收发高速串行数据;采用FIFO缓存同步技术和PXI_TRIG触发总线技术相结合的方法,成功地实现了8个CoaXPress发送模块共32路发送接口之间的同步。最终对CoaXPress接口模块和系统进行了测试,CoaXPress接口的眼图、码速率、误码率、同步精度均满足要求。本文所设计的基于CoaXPress接口的高速串行传输系统工作稳定,性能可靠,已应用于新一代空间飞行器载荷—数传链路测试。     

基于三路同源时钟的TLK2711高速数传接口设计

随着卫星载荷相机的分辨率不断提升,其获取的图像数据量也迅速增加,如何将载荷数据高速且可靠地传输至后端设备处理是当前所需要解决的问题。本文在高速SERDES接口芯片TLK2711和三路同源时钟的工作原理上进行研究应用,针对星载TLK2711高速数传链路中出现的传输误码等问题做出了分析,提出了一种基于三路同源时钟的高速数传接口设计,并对该高速数传接口具体设计做了详细描述。首先分析原始方案,即无外部参考时钟的FPGA向TLK2711输出时钟信号的缺点,并在原方案基础提出改进方案,在原电路基础上加入三路同源时钟为FPGA和TLK2711提供参考时钟。深入分析了误码率产生的原因及影响,从而提出了最佳相位检测和RS编码,并对其在高速数传接口应用的可行性进行了验证。对接口设计进行验证,实验结果表明,采用TLK2711高速数传接口可实现高达2.5 Gbit/s的数据传输,相比较于原始方案,基于三路同源时钟的TLK2711高速数传接口设计数据时钟抖动下降59.5%,采用的RS编码纠错能力强,使得CRC错误数大幅度降低,显著降低了误码率,硬件实现简单,增强了接口的工作稳定性。     

UDP数据传输技术在空间科学实验的应用

随着空间科学实验进行的越来越多,需要传输的实验图像数据量也变得日益庞大,对图像传输的实时性要求也越来越高,因此,设计一种新型的数据传输方式来满足空间科学实验数据的实时性和高速传输就显得很有必要了.设计了一个基于UDP协议的高速数据传输系统,硬件上以航天级的FPGA芯片APA300和工业级的千兆以太网芯片88E1111为核心搭建系统平台;用FPGA的逻辑资源实现数据的接收逻辑模块和按照UDP协议对数据进行封包的发送逻辑模块,提高了系统的可移植性.使用UDP数据传输技术,有效提高了系统的数据传输速率.实验表明,传输速度可以达到864 Mbps,可以满足空间科学实验的大数据量传输的要求.     

基于AMBA总线的SPI协议IP核的设计与验证

基于AMBA总线接口,设计了一个可灵活配置为Master／Slave模式、可设置传输速率并能适用于4种时钟模式的SPI协议IP核。详细说明了该IP核的系统构架、接口信号和子模块设计,使用Verilog HDL实现硬件设计,通过FPGA时序仿真,验证了该设计在实际工程应用中的有效性。     

基于TMS320C6455的高速SRIO接口设计

本文以高端DSP TMS320C6455为例,介绍了高速SRIO(Serial RapidIO)接口协议及应用,设计了DSP间的SRIO通信,研究了基于SRIO的加载技术,并且分析了基于DSP和FPGA的SRIO网络通用处理平台等。基于TMS320C6455的SRIO系统,可进行共享式或分布式处理,可以更好地解决"强大计算能力"和"快速数据传输"两大挑战。实测表明,DSP间,DSP与FPGA间的读写操作均可稳定工作于每通道3.125Gb/s的速率,主DSP可通过SRIO加载从DSP。本文可作为SRIO接口设计及TMS320C6455通用处理平台开发的参考,也可作为今后复杂信息系统设计的参考。     

基于FPGA和状态机的USB接口在流式细胞仪的应用

为了满足流式细胞仪中数据高速传输的要求,设计了一种基于USB接口和FPGA主控的高速数据采集系统.在这个系统中,USB工作于Slave FIFO模式下,FPGA负责解析和实现各种命令,并实现数据处理和数据传输.为了保证仪器数据的高速、准确传输,系统采用了基于有限状态机的控制算法.从仿真和实验两个角度,验证了系统控制和数据传输的准确、稳定,并且从FPGA上传数据的速度能达到24 MB/s以上,为要求高速、高通量的分析仪器的数据传输提供了一种可行方案.     

多路高速同步数据采集系统的信号完整性仿真与优化设计

多路高速同步数据采集是实现阵列式传感测量系统的关键。文中针对大规模传感器阵列的测量需求,设计了一种具有数据缓存功能的多路高速同步数据采集系统。该采集系统基于菊花链结构,通过FPGA和背板网络协议,实现了信号流和数据流的双向通信。通过信号完整性仿真分析,对系统结构、网络布局、硬件设计进行优化。设计了相应的控制逻辑和通信协议,实现了384通道、50KSPS的高速同步数据采集。实验结果表明,所设计的数据采集系统能够实现多路同步测量并达到一定精度。     

基于双缓存技术实现光谱数据高速采集与处理

为了提高数字式光谱仪的测量效率,研究并实现一种基于FPGA+ARM架构和两级数据缓存的嵌入式高速数据采集与处理技术。采用FPGA为高速A/D转换器提供采样时钟,采样数据由FIFO进行一级缓存,实现跨时钟域的数据传输。采用ARM外围设置的动态数据随机存储器（DDR3）完成二级缓存,解决由于数据实时处理相对偏慢所造成的数据传输堵塞、丢失等问题。实验测试表明数据传输稳定可靠,采集速率可达65 MHz,传输速率最高可达25.6 Mbytes/s,归一化光谱强度误差小于0.5%。可推广应用于具有大吞吐量嵌入式数据采集与实时计算处理需求的精密仪器与设备。     

基于高速串行ADC的并行采集模块设计

串行总线技术可以获得更高的性能,具有更高的传输速率和更低的设计成本,被广泛应用于高速通信领域.基于高速串行LVDS输出的ADC利用时间交替并行采样技术设计实现了1个并行采集模块,主要阐述了采样时钟的相移设计与2 GSPS采样率的实现、串行数据的传输与处理、DDR模式下1:8串并转换器在FPGA平台中的设计与实现,并介绍...